[发明专利]高分辨率时间-数字转换器

权利要求书

1.一种电路，其包含：

分数延迟元件电路，其接收输入信号S0且输出所述输入信号的第一时移版本(S1)，且其输出所述输入信号的第二时移版本(S2)，其中S2相对于S1时移经由延迟元件的传播延迟的固定分数量；

第一延迟线时戳电路(DLTC)，其接收S1，其中所述第一DLTC包括S1经由其传播的第一延迟线；以及

第二DLTC，其接收S2，其中所述第二DLTC包括S2经由其传播的第二延迟线。

2.根据权利要求1所述的电路，其中所述延迟元件为反相器，其中所述第一延迟线为反相器的延迟线，且其中所述第二延迟线为反相器的延迟线。

3.根据权利要求1所述的电路，其中所述分数延迟元件电路包括：

第一传播延迟电路，其接收所述输入信号S0且输出S1；

第二传播延迟电路，其接收所述输入信号S0且输出S2，其中所述第二传播延迟电路包括可编程延迟元件；以及

时差均衡电路，其控制所述可编程延迟元件。

4.根据权利要求3所述的电路，其中所述分数延迟元件电路检测第一节点上的信号的沿与第二节点上的信号的沿之间的第一时差，其中所述分数延迟元件电路检测所述第二节点上的所述信号的所述沿与第三节点上的信号的沿之间的第二时差，且其中所述分数延迟元件电路致使所述第一时差与所述第二时差大体上相等。

5.根据权利要求4所述的电路，其中所述第一节点为所述第一传播延迟电路的节点，其中所述第二节点为所述第二传播延迟电路的节点，且其中所述第三节点为所述第一传播延迟电路的节点。

6.根据权利要求3所述的电路，其中所述可编程延迟元件包括具有可编程负载的逻辑元件，且其中所述可编程延迟元件接收多位数字值，其决定所述可编程负载的量值。

7.根据权利要求1所述的电路，其中所述分数延迟元件电路包括反馈环路。

8.根据权利要求1所述的电路，其中所述固定分数量为一半。

9.根据权利要求1所述的电路，其中所述第一和第二DLTC为单端型延迟线时戳电路。

10.根据权利要求1所述的电路，其中所述第一和第二DLTC为差分延迟线时戳电路。

11.一种方法，其包含：

(a)将第一信号供应到第一延迟线时戳电路(DLTC)的第一输入节点上，其中所述第一DLTC包括延迟元件的延迟线；

(b)将参考信号供应到所述第一DLTC的第二输入节点上；

(c)将第二信号供应到第二DLTC的第一输入节点上，其中所述第二DLTC包括延迟元件的延迟线；

(d)将所述参考信号供应到所述第二DLTC的第二输入节点上；以及

(e)相对于所述第二信号而控制所述第一信号，使得所述第二信号为所述第一信号的时移复制物，且使得所述第二信号相对于所述第一信号时移经由延迟元件的传播延迟的固定分数。

12.根据权利要求11所述的方法，其中所述第一DLTC的所述延迟线的所述延迟元件为反相器，其中所述第二DLTC的所述延迟线的所述延迟元件为反相器，且其中(e)中经由所述延迟元件的所述传播延迟为经由反相器的传播延迟。

13.根据权利要求11所述的方法，其中(e)包括控制第二逻辑元件上的负载，使得经由所述第二逻辑元件的传播延迟的长度是经由第一逻辑元件的传播延迟的长度的一倍半，其中所述第一和第二逻辑元件为大体上相同的结构。

14.根据权利要求11所述的方法，其中(e)包括产生第一时差信号，其指示第一信号沿退出第一反相器时的第一时间与第二信号沿退出第二反相器时的第二时间之间的第一时差，其中(e)包括产生第二时差信号，其指示所述第二时间与第三信号沿退出第三反相器时的第三时间之间的第二时差，其中可编程负载耦合到所述第二反相器的输出引线，且其中(e)的所述控制包括控制所述可编程负载。

15.根据权利要求14所述的方法，其中(e)进一步包括确定所述第一时差信号是否大于所述第二时差信号。