[发明专利]执行单元内的数据转发系统和方法

说明书

技术领域

本发明大体上涉及执行单元内的数据转发系统及方法。

背景技术

在常规处理器中，指令的执行可能需要若干阶段。在程序序列内，依赖于数据的指令通常经分离以允许用于经由所述阶段中的每一者处理第一指令及用于在执行使用来自第一指令的结果的第二指令之前将结果写入到寄存器的时间。在此例子中，可使用若干不依赖于数据的指令来分离指令序列内的依赖于数据的指令，以允许用于产生结果且于在执行后续指令时需要所述结果之前存储所述结果的时间。通过使用不依赖于数据的指令来分离依赖于数据的指令，可通过允许处理器管线在或接近容量下操作而减少管线暂停(pipeline stall)。

现代编译器试图通过以无序方式执行指令来减少执行管线单元暂停。确切地说，将不依赖于数据的指令及/或准备好执行的指令放置在尚未准备好的指令(亦即，可为依赖于数据的指令，其中尚未根据另一执行指令确定所述数据)之前。通常，可使用编译器应用程序来辨别所述依赖于数据的指令，且可在程序序列内组织指令以通过在程序序列内将依赖于数据的指令与对应的数据产生指令间隔开来减少管线暂停。

发明内容

在特定实施例中，揭示一种方法，所述方法包括在执行单元处的同写阶段期间将与来自第一指令的执行的待写入到寄存器堆的结果相关联的写入识别符与同具有多个执行单元的交错式多线程(IMT)处理器内的执行管线处的第二指令相关联的读取识别符比较。当写入识别符与读取识别符匹配时，所述方法进一步包括将结果存储在执行单元的本机存储器处以用于由执行单元在后续读取阶段中使用。

在另一特定实施例中，揭示一种方法，所述方法包括根据与第一指令包相关联的第一地址确定与第二指令包相关联的第二地址。检查数据单元的加法器的进位位以确定是否确定第二地址跨越与多路高速缓冲存储器相关联的高速缓冲存储器线的边界。当不跨越边界时，存取多路高速缓冲存储器以使用根据先前标记阵列查找操作确定的与第一地址相关联的标记阵列数据及翻译旁视缓冲器(TLB)查找数据从第二地址检索数据。

在再一特定实施例中，揭示一种多线程处理器，所述多线程处理器包括具有用于存储一个或一个以上数据值的本机存储器的执行单元。所述执行单元进一步包括逻辑电路，所述逻辑电路适于确定与读取操作相关联的读取地址是否与同先前回写操作相关联的回写地址匹配。所述逻辑电路适于在读取地址与回写地址匹配时将所述一个或一个以上数据值存储在本机存储器处。

在又一特定实施例中，揭示一种处理器，所述处理器包括用于将与来自第一指令包的执行的待写入到寄存器堆的结果相关联的写入识别符与同具有多个执行单元的交错式多线程(IMT)处理器内的执行管线处的第二指令包相关联的读取识别符比较的装置。所述处理器进一步包括用于在写入识别符与读取识别符匹配时将结果选择性地本机存储在执行单元处以用于在执行第二指令包时使用的装置。

通过具有数据转发逻辑及本机存储器的处理器的实施例提供的一个特定优点在于：可本机存储来自第指令的执行的结果且在执行第二指令时使用所述结果，而不执行寄存器读取堆操作。可通过选择性地略过寄存器读取堆操作而减少寄存器堆电力消耗。

提供的另一特定优点在于：当第二指令的第二地址与同第一指令的第一地址相同的高速缓冲存储器线相关联时，可选择性地略过标记阵列查找操作。在此实例中，可略过针对第二地址的标记阵列查找操作，且可再用根据与第一地址相关联的先前查找操作确定的标记阵列信息。可通过选择性地略过标记阵列查找操作而减少总电力消耗。

提供的又一特定优点在于：相同逻辑电路可用于选择性地转发数据及选择性地略过标记阵列查找及TLB查找操作。另外，汇编器或编译器可用于排列指令包以产生用于转发数据(亦即，槽内转发)、用于再用标记阵列信息(亦即，略过标记阵列查找操作)及用于选择性地略过TLB查找操作的机会。所述数据的转发及标记查找及/或TLB查找操作的选择性略过可减少读取操作的总数目，从而减少总电力消耗。

本发明的其它方面、优点及特征将在审阅包括以下部分的整个申请案后变得显而易见：“附图说明”、“具体实施方式”及“权利要求书”。

附图说明

图1为包括适于转发数据的执行单元的系统的特定说明性实施例的框图；

图2为适于转发数据的执行单元的特定说明性实施例的框图；

图3为包括具有数据转发逻辑电路及标记阵列查找/翻译旁视缓冲器(TLB)查找略过逻辑电路的共享控制单元的系统的特定实施例的框图；