[发明专利]半导体存储器件与存储器混载半导体器件、及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法，尤其涉及一种DRAM(dynamic random access memory；动态随机存储器)等半导体存储器件、混载有DRAM等存储器部与逻辑电路部的存储器混载半导体器件、及其制造方法。

背景技术

为了实现LSI(Large-scale integration；大规模集成电路)的高集成化和高性能化，于半导体衬底的表面形成柱状半导体层，且于其侧壁具有以包围柱状半导体层的方式形成的栅极的属于纵型栅极晶体管的SGT(SurroundingGate Transistor；环绕栅极型晶体管)已有被提案。于SGT中，因漏极、栅极、源极配置于垂直方向，故与以往的平面型晶体管相比可大幅地缩小占有面积。

在使用SGT形成DRAM时，由于可构成交叉点型的存储器单元(cell)阵列，故理论上可以实现4F²单元尺寸。从而，比起使用了具有6F²或8F²的单元尺寸的以往的平面型晶体管的DRAM可大幅地缩小单元尺寸。因此，使用了SGT的DRAM(以下称SGT-DRAM)非常有希望作为属于高集成化的最重要课题的必须将DRAM或快取用存储器大容量化的CPU等的混载存储器。但是，实际上要将SGT-DRAM实用化，不仅是DRAM单元构造，其外围电路部及混载的逻辑电路部的晶体管构造也同样地重要。于这些晶体管中不仅是面积的缩小，晶体管高性能化的需求也很强。作为有论及外围电路部的构造的SGT-DRAM的以往例，可例举非专利文献1。以下即针对该以往例进行说明。

于图34中(a)为显示有非专利文献1的DRAM单元的平面图，图34中(b)显示有图34中(a)的平面图中的截面A-A’的剖面图。

参照图34中(a)的平面图，形成于埋入氧化膜层701上的比特线(bit line)702与形成于其上部的字(word)线703的交点上形成有柱状硅层704，使用该柱状硅层704而形成选择晶体管。此外，于各选择晶体管的上部形成有电容元件。存储器单元存在于比特线与字线所有的交叉点，而构成交叉点型单元。

参照图34中(b)的剖面图，比特线由埋入氧化膜701上的N⁺扩散层702所形成，字线703则由多晶硅配线所形成。柱状硅层704则通过使栅极绝缘膜及硅膜成膜于从字线的上部形成的接触孔中而形成，而构成选择晶体管。此外，于选择晶体管的上部，与以往的堆叠型DRAM相同的电容元件通过下部电极705、电容绝缘膜706、及上部电极707所形成。

于图35为显示作为非专利文献1的外围电路的一例的CMOS反向器(inverter)的剖面图。参照图35的剖面图，于埋入氧化膜801上形成有N⁺源极扩散层802a及P⁺源极扩散层802b，于N⁺源极扩散层802a上形成有用以形成NMOS的柱状硅层804a，于P⁺源极扩散层上形成有用以形成PMOS的柱状硅层804b。此外，于用以形成NMOS的柱状硅层804a的上部形成有N⁺漏极扩散层805a，于用以形成PMOS的柱状硅层804b上形成有P⁺漏极扩散层805b。于各个柱状硅层的周围形成有栅极803。N⁺源极扩散层802a通过从配线层808a延伸出的接触部而连接至电源电位，P⁺源极扩散层802b通过从配线层808b延伸出的接触部而连接至电源电位，用以形成NMOS及PMOS的柱状硅层上部的扩散层(805a、805b)通过从配线层808c所延伸的接触部而连接至输出电位。

于本以往例中，因使用SOI(silicon-on-insulator；绝缘层上覆硅)衬底而没有形成阱的需要，故只要将源极扩散层(802a、802b)通过蚀刻分离即可形成元件分离宽度，而可使电路面积缩小。