[发明专利]半导体存储器件与存储器混载半导体器件、及其制造方法

权利要求书

1.一种半导体存储器件，使用MOS晶体管构成存储器单元部以及外围电路部，其特征在于，该半导体存储器件具有：

衬底；

绝缘膜，形成于所述衬底上；以及

平面状半导体层，形成于所述衬底上的绝缘膜上；并且，

所述存储器单元部的MOS晶体管的至少一部分以及所述外围电路部的MOS晶体管的至少一部分含有：第1杂质区域，形成于所述平面状半导体层；柱状半导体层，形成于该平面状半导体层上；第2杂质区域，形成于该柱状半导体上部；以及栅极，形成于该柱状半导体层的侧壁；

所述至少一部分的外围电路部的MOS晶体管含有不同导电型的第1MOS晶体管与第2MOS晶体管；且形成有将该第1MOS晶体管的第1杂质区域的表面的至少一部分与该第2MOS晶体管的第1杂质区域的表面的至少一部分予以连接的硅化物层。

2.根据权利要求1所述的半导体存储器件，其特征在于，所述存储器单元部的存储器单元为含有选择晶体管及电容元件的DRAM，该选择晶体管为MOS晶体管，该MOS晶体管含有：第1杂质区域，形成于所述平面状半导体层；柱状半导体层，形成于该平面状半导体层上；第2杂质区域，形成于该柱状半导体上部；以及栅极，形成于该柱状半导体层的侧壁。

3.根据权利要求2所述的半导体存储器件，其特征在于，于所述选择晶体管的第2杂质区域的上表面形成有第1接触部，于该第1接触部的上表面形成有所述电容元件，于所述至少一部分的外围电路部的MOS晶体管的第2杂质区域的上表面形成有第2接触部，于该第2接触部的上表面形成有第3接触部，且所述第1接触部的上表面与所述第2接触部的上表面形成为同一高度。

4.根据权利要求3所述的半导体存储器件，其特征在于，所述第3接触部由多个接触部所构成。

5.根据权利要求3或4所述的半导体存储器件，其特征在于，

于通过外围电路部的两侧配置有第1存储器单元部及第2存储器单元部；

于所述通过外围电路部，彼此相异地连接有来自所述第1存储器单元部的比特线以及来自所述第2存储器单元部的比特线；

于被包含于所述1个外围电路部的感测放大器的各个感测放大器，连接有所述彼此相异地连接的1组的来自所述第1存储器单元部的第1比特线以及来自所述第2存储器单元部的第2比特线；

所述至少一部分的外围电路部的MOS晶体管含有感测放大器的MOS晶体管；

所述感测放大器的MOS晶体管含有第1PMOS晶体管及第1NMOS晶体管、与第2PMOS晶体管及第2NMOS晶体管；

并且，形成有：第1硅化物层，将所述第1PMOS晶体管的第1杂质区域表面的至少一部分与所述第1NMOS晶体管的第1杂质区域表面的至少一部分予以连接；及第2硅化物层，将所述第2PMOS晶体管的第1杂质区域表面的至少一部分与所述第2NMOS晶体管的第1杂质区域表面的至少一部分予以连接；

所述第1硅化物层与所述第2硅化物层并未连接；

于所述第1硅化物层的上部形成有第5接触部，于所述第2硅化物层的上部形成有第6接触部；

所述第1PMOS晶体管与所述第1NMOS晶体管的栅极彼此通过第1栅极配线而连接，于该第1栅极配线的上部形成有第7接触部；

所述第2PMOS晶体管与所述第2NMOS晶体管的栅极彼此通过第2栅极配线而连接，于该第2栅极配线的上部形成有第8接触部；

所述第1PMOS晶体管及所述第1NMOS晶体管、与所述第2PMOS晶体管及所述第2NMOS晶体管，相邻地配置于由第2层配线所形成的所述第1比特线与由第2层配线所形成的所述第2比特线之间；

所述第1比特线通过所述第5接触部而与所述第1硅化物层连接，且通过所述第8接触部而与所述第2栅极配线连接；

所述第2比特线通过所述第6接触部而与所述第2硅化物层连接，且通过所述第7接触部而与所述第1栅极配线连接；

由第1层配线所形成的电源电位配线，与所述第1PMOS晶体管及所述第2PMOS晶体管的所述第3接触部连接；

由第1层配线所形成的接地电位配线，与所述第1NMOS晶体管及所述第2NMOS晶体管的所述第3接触部连接。