[发明专利]用于抗软错误的电子设备的布局方法以及抗辐射的逻辑单元

说明书

相关申请的交叉引用

本申请要求2008年1月17日递交的第61/011599号、2008年1月22日递交的第61/011989号、2008年3月7日递交的第61/068483号以及2008年4月5日递交的第61/123003号美国临时申请的优先权，这些申请通过引用包含于此。

技术领域

本申请包括一种用于防止逻辑电路遭受软错误(非破坏性错误)的布局方法以及具有防止遭受软错误的布局的电路单元。尤其是，该方法防止电路中的多节点受单粒子影响的情况。这些粒子导致电路中的多个错误，并且尽管存在几种方法来处理单节点错误，但利用目前现有的保护方法很难处理多节点错误。该方法对于多节点脉冲的发生变高(由于高集成水平)的现代技术中的基于CMOS的逻辑电路(≤90nm)尤其有益。该方法使用防止电路遭受单粒子所生成的软错误的、独特的布局结构。

由单粒子瞬变(以及单粒子翻转)所生成的软错误问题预期在超深亚微米(＜90nm)技术中增加更严重。尤其重要的是，逻辑电路预期变得对于辐射所生成的软错误更敏感，并可能超越存储器成为单粒子错误的主要来源。此外，多错误、多位翻转(MBU)以及单粒子多位翻转(SEMU)的发生率增加。

这个问题的主要原因在于，随着特征集成越高和频率越高，单粒子瞬变(SET)的空间分布和脉冲长度变得相对越大，因而增加了SET脉冲被闩锁为(软)错误或由一个单粒子在几个电路节点上同时产生SET脉冲的可能。

由于半导体设计和制造的成本逐渐增加，软错误率增加的问题进一步复杂。开发和维持半导体FAB所涉及的高成本使得非常期望对于需要高辐射耐受性的应用也使用标准商业半导体制造。因此，存在很强的动力来为这些应用开发有效且鲁棒的抗辐射设计(RHBD)技术。

此外，设计过程也变得非常复杂和昂贵，并且非常期望对于抗辐射应用能够尽可能地重新使用标准设计IP和库。

背景技术

当前单粒子错误的抗辐射设计技术包括三倍的(三模冗余，TMR)或两倍的(例如，嵌入软错误修复，BiSER)。这些电路运载信号的两个或多个冗余副本，并且使用一些的形式的表决或过滤电路来确定这些冗余信号中的正确信号。在冗余信号之一为错误的情况下(通过比较冗余信号的值)，过滤防止信号通过，表决电路从几个(3个或多个)冗余信号中的大多数冗余信号中选择正确的信号。

这些技术产生不希望的电力和区域费用，并且这些技术的当前版本不能处理MBU或SEMU。也可以(不严格地)被分类为RHBD的存储器的错误校正码、ECC比两倍的/三倍冗余的更有效，并且能以额外的费用处理存储器电路中的多个错误。然而，相应错误校正对于逻辑电路的应用是非常有限且特定应用的(例如，选择性奇偶校验检查或插入专用检查电路IP)。

用于抗软错误设计的布局技术的目前技术水平主要包括简单的设置间距、设置大小以及增加额外的接触区。

发明内容

当半导体衬底上的接触区域收集由一个或多个(例如次级)电荷颗粒在半导体材料中所生成的电荷时，发生辐射生成的、单粒子(软)错误(SEE)。这导致与这些接触区域相连接的电路网上的电流脉冲，这些电流脉冲反过来产生电路中的电压脉冲，这些电压脉冲能够翻转时序元件(锁存器，触发器)或通过组合逻辑传播并在电路中的下一时序元件处锁存为错误。

本发明包括一种独特的新布局方法，其对于单一粒子效应利用整体电路响应，并且还包括具有防止软错误的布局的电路单元。该方法通过如下方式使用临界接触区域的布置：多节点上所生成的、电路中的单粒子脉冲作用彼此相反并因而抵消(或极大地降低)单粒子效应。在使用初级电路和次级电路来维持或处理电路中的信号的情况下，使用部分4中所述的额外规则，从而使得不可能在初级和次级电路两者中都生成错误，因而初级和次级电路的组合将完全没有错误。

附图说明

表1：使用初级(节点n1，n2)和次级(节点n3，n4)电路的电路中的节点的状态，其中，初级和次级电路用于存储或处理该状态。

图1：锁存单元中的初级相对节点。

图2：锁存电路的相对节点的主要布置。

图3：节点1～4、p1～p4和n1～n4分别为pMOSFET漏极和nMOSFET漏极的DICE锁存单元(现有技术[Nic05])的基本网表。