[实用新型]一种基于FPGA和三模冗余思想的实时高可靠译码芯片无效
| 申请号： | 200920110566.4 | 申请日： | 2009-07-29 |
| 公开（公告）号： | CN201467105U | 公开（公告）日： | 2010-05-12 |
| 发明（设计）人： | 关永;王国辉;张杰;张雁;刘永梅;毛春静;代志权;韩军涛 | 申请（专利权）人： | 首都师范大学 |
| 主分类号： | H03M13/00 | 分类号： | H03M13/00;H04L1/00 |
| 代理公司： | 北京慧泉知识产权代理有限公司 11232 | 代理人： | 王顺荣 |
| 地址： | 100037 北京市海淀区西*** | 国省代码： | 北京;11 |
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| 摘要： | |||
| 搜索关键词： | 一种 基于 fpga 冗余 思想 实时 可靠 译码 芯片 | ||
【权利要求书】：
1.一种基于FPGA和三模冗余思想的实时高可靠译码芯片，其特征在于：该芯片包括：
信号输入连接器，该模块为满足高可靠数据传输标准的硬件接口；
用于存储来自输入信号连接器数据的第一FIFO存储器，与输入信号连接器相耦合；
对来自第一FIFO存储器的数据进行译码处理的实时高可靠译码IP核模块，与第一FIFO存储器相耦合；
接收实时高可靠译码IP核模块处理后的数据的第二FIFO存储器，与实时高可靠译码IP核模块耦合；
接收来自第二FIFO存储器数据的信号输出连接器，与第二FIFO存储器相耦合。
2.根据权利要求1所述的一种基于FPGA和三模冗余思想的实时高可靠译码芯片，其特征在于：所述的实时高可靠译码IP核模块，包括：
控制其他各模块的工作执行、调度的控制模块；
三个译码模块，即三个并行处理的译码方法或译码算法模块；
对三个译码模块的译码结果进行缓存的三个缓存模块，分别与所述的三个译码模块相连；
多数表决模块，与所述的三个缓存模块相连。
3.根据权利要求2所述的一种基于FPGA和三模冗余思想的实时高可靠译码芯片，其特征在于：所述的缓存模块，也采用FIFO存储器的形式。
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