[实用新型]多目相机有效

专利信息
申请号: 200920105901.1 申请日: 2009-02-11
公开(公告)号: CN201349262Y 公开(公告)日: 2009-11-18
发明(设计)人: 欧阳骏;叶建军;汪林;田臣礼;沈华东;高晓平;张旭 申请(专利权)人: 北京微视新纪元科技有限公司
主分类号: H04N5/232 分类号: H04N5/232;G01C11/02
代理公司: 北京三高永信知识产权代理有限责任公司 代理人: 何文彬
地址: 100083北京市海淀区*** 国省代码: 北京;11
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摘要:
搜索关键词: 相机
【说明书】:

技术领域

本实用新型涉及机器人周边设备领域,特别涉及一种多目相机。

背景技术

多目相机是指具有多个成像单元的相机。目前,很多多目相机都是采用多头独立的方式,即为了达到实时的测量,采用多个成像单元独立工作,分别同时拍摄,然后分别通过数据接口传送到PC,通过PC完成各个图像的拼接、合成等处理。图1为现有的多目相机系统,该多目相机系统有4个互相独立的成像单元,分别同时拍摄。然后将拍摄获得的图像数据分别通过4个数据接口,这里是Cameralink(相机链路)接口,传送到PC去进行处理。在PC中,相应地,要安装4个Cameralink采集卡,来接收多目相机系统传送来的图像数据。如果选用其他的接口形式,比如模拟信号的BNC(Bayonet Nut Connector,刺刀螺母连接器)接口,那么也需要四块模拟信号接收卡。如果是自定义接口的非标准成像单元则会更复杂。

在对现有技术进行分析后,发明人发现:这种办法最大的缺点是,由于各个成像单元同步性不好引起立体测量精确度不够,同时由于每个成像单元都需要使用一个与之相配的数据接口,在PC中还要相应地安装同样数目的Cameralink采集卡或其它形式的采集卡,给整个多目相机系统增加了很多成本,同时也极大的加重了PC机的工作负担。此外,对应于不同采集形式的图像数据需要安装不同的采集卡,多目相机的兼容性能不够好。

实用新型内容

为了提高测量精度,降低系统成本,本实用新型实施例提供了一种多目相机。所述技术方案如下:

一种多目相机,包括:主成像单元、至少一个从成像单元和控制单元,所述控制单元包括缓存芯片,

其中所述控制单元分别与所述主成像单元和所述从成像单元相连,所述主成像单元通过所述控制单元与所有所述从成像单元同步成像,所述控制单元接收所述主成像单元与所有所述从成像单元的图像数据,通过所述缓存芯片缓存之后将所述图像数据合并。

具体地,所述控制单元包括:

主成像单元连接器、主成像单元数据解码芯片、数据编码芯片,

各从成像单元连接器、各从成像单元数据解码芯片、各从成像单元数据编码芯片,

以及数据缓存芯片、可编程逻辑阵列;其中,

所述主成像单元连接器与所述主成像单元相连,并通过所述主成像单元数据解码芯片与所述可编程逻辑阵列相连,将所述主成像单元的图像信号、同步信号和所述主成像单元的参数发送到所述可编程逻辑阵列;所述可编程逻辑阵列通过所述主成像单元数据编码芯片与所述主成像单元相连,通过所述主成像单元数据编码芯片将参数设置信号编码后发送给所述主成像单元;

所述从成像单元连接器与所述从成像单元连接器相连,并通过所述从成像单元数据解码芯片与所述可编程逻辑阵列相连,将所述从成像单元的图像信号和所述从成像单元的参数发送到所述可编程逻辑阵列;所述可编程逻辑阵列通过所述从成像单元数据编码芯片与所述从成像单元相连,通过所述从成像单元数据编码芯片将参数设置信号、所述同步信号编码后发送给所述从成像单元;

所述数据缓存芯片与所述可编程逻辑阵列直接互连,用于对通过所述可编程逻辑阵列接收的所述主从成像单元的每一帧图像数据进行缓存。

其中,所述主成像单元和所述从成像单元同为数字成像单元,或者同为模拟成像单元。当所述主成像单元和所述从成像单元同为模拟成像单元时,所述多目相机还包括模数转换器,用于将所述主成像单元和所述从成像单元的模拟图像信号转换为数字信号后,发送给所述控制单元。

进一步讲,所述多目相机还包括与所述可编程逻辑阵列相连的PC数据接口。

所述PC数据接口是网络信号转换器以及与之相连的网口。

所述网口是千兆网口。

通过在本实用新型实施例多目相机系统中设置控制单元,可以实现对各个成像单元的控制以及参数设置,提高了各个成像单元的同步性和整体的测量精度,降低了系统成本,扩展了应用范围。

附图说明

图1是现有技术的多目相机系统的示意图;

图2是本实用新型实施例多目相机系统的示意图;

图3是本实用新型实施例主相机的系统示意图;

图4是本实用新型实施例从相机的系统示意图;

图5是本实用新型实施例控制单元的框图;

图6是本实用新型实施例主相机图像传感器输出的同步信号的时序图;

图7是本实用新型实施例从相机图像传感器接收外同步信号的时序图;

图8是本实用新型实施例控制单元的FPGA采用4倍速传输的时序。

具体实施方式

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