[发明专利]存储器控制器及其控制方法

说明书

技术领域

本发明有关一种存储器控制器及其控制方法，且特别是有关一种存储器控制器中先进先出缓冲器(first in first out，FIFO)的指标控制方法。

背景技术

一般来说，存储器控制器可连接至存储器模块，可将数据写入存储器模块或者由存储器模块中读取数据。现今最普遍的存储器模块即为双倍数据速率(doubledata rate，以下简称DDR)存储器模块。

一般来说，当存储器控制器发出写入指令时，数据可从存储器控制器传送至于存储器模块并储存。而当存储器控制器发出读取指令时，数据可从存储器模块传送至存储器控制器，并进行后续处理。

请参照图1，其所绘示为存储器控制器与存储器模块之间的连线示意图。存储器控制器100与DDR存储器模块200之间的信号至少包括：外部时脉CLKext、地址信号、指令信号、数据串行信号DQ0～DQ7与数据触发(data strobe)信号DQS。其中，指令信号包括写入致能信号WE；地址信号包括：存储器地址信号A0～A13、列地址触发信号(row address strobe)RAS、行地址触发信号(column address strobe)CAS。

再者，一个DDR交易(transaction)包括以下的步骤：首先，存储器控制器100发出指令信号以及地址信号，而DDR存储器模块200即可根据指令信号以及地址信号来获得一指令，该指令可为一写入指令或者一读取指令。接着，DDR存储器模块200即根据指令来准备储存或输出数据。

当该指令为写入指令时，数据串行信号DQ0～DQ7与数据触发信号DQS是由存储器控制器200所产生。因此，DDR存储器模块200根据存储器控制器100所产生的数据触发信号DQS来拴锁(latch)数据串行信号DQ0～DQ7上的数据并且写入DDR存储器模块200内对应的存储器地址内。

从存储器模块200接收到读取指令到数据准备好可以输出的时间称为行地址触发延迟时间(CAS latency)CL。而存储器控制器100于起始测试时(startup test)即可得知DDR存储器模块200的行地址触发延迟时间CL，一般约为2个外部时脉CLKext周期(CL＝2)。也就是说，当指令为读取指令时，DDR存储器模块200会在行地址触发延迟时间CL后，才会驱动数据串行信号DQ0～DQ7。此时，存储器控制器100即可根据数据触发信号DQS来拴锁数据串行信号DQ0～DQ7并获得相对应存储器地址内的数据。

请参照图2，其所绘示为读取指令时的信号时序图。一般来说，DDR存储器模块200于输出数据时，会产生数据触发信号DQS以及数据串行信号DQ0～DQ7，此时数据触发信号DQS的频率与外部时脉CLKext相同；反之，DDR存储器模块200未输出数据之前，数据触发信号DQS是位于高阻抗(high impedance)的第三状态(tri-state)。

由图2可知，于时间T0时，由地址信号(Address signal)与指令信号(Commandsignal)可获得存储器地址A0～A13与读取指令(Read)，而其它时间则是无运作(nooperation，NOP)。由于行地址触发延迟时间CL为2个外部时脉CLKext周期(CL＝2)，因此，数据触发信号DQS于T1时间由第三状态转变为低电平，并于T2时间至T4时间之间产生高低电平变换，而于时间T4之后再次转变为第三状态。再者，经过了2个外部时脉CLKext周期的行地址触发延迟时间(CL＝2)后，于时间T2至T4的时间内，数据串行信号DQ0～DQ7上依序产生D0、D1、D2、D3的数据。因此，存储器控制器100即可根据数据触发信号DQS的上升缘与下降缘来拴锁数据串行信号DQ0～DQ7的D0、D1、D2、D3数据。一般来说，存储器控制器100是将数据触发信号DQS延迟相位90度之后即可以拴锁数据串行信号DQ0～DQ7。

请参照图3，其所绘示为现有的存储器控制器的示意图。存储器控制器100包括一时脉产生器102、指令产生器104、写入指标(write pointer)106、读取指标(readpointer)108、先进先出(first-in-first-out，FIFO)缓冲器110、以及处理电路112。