[发明专利]存储器控制器及其控制方法

权利要求书

1.一种存储器控制器，连接至一存储器模块，该存储器控制器包括：

一时脉产生器，用以产生一内部时脉，以及产生一外部时脉至该存储器模块；

一指令产生器，用以根据该外部时脉产生一读取指令至该存储器模块；

一先进先出缓冲器，用以于该指令产生器产生该读取指令后的一行地址触发延迟时间，根据该存储器模块产生的一数据触发信号将该存储器模块产生的一数据串行信号中的数据写入该先进先出缓冲器；

一处理电路，用以根据该内部时脉运作并读取该先进先出缓冲器内的数据；

一写入指标，用以根据该数据触发信号进行计数以产生一写入计数值，并且该写入计数值是代表该先进先出缓冲器内有效数据的位置；

一读取指标，用以根据该处理电路读取该先进先出缓冲器内数据的次数进行计数以产生一读取计数值，并且该读取计数值是代表该先进先出缓冲器内无效数据的位置；以及

一指标校正单元，连接至该指令产生器，用以于该读取指令产生后且该存储器模块输出数据之前，控制该写入计数值相同于该读取计数值。

2.根据权利要求1所述的存储器控制器，其特征在于，该存储器模块为一双倍数据速率存储器模块。

3.根据权利要求1所述的存储器控制器，其特征在于，当该处理电路读取一次该先进先出缓冲器内的数据时，该读取指标加1。

4.根据权利要求1所述的存储器控制器，其特征在于，该先进先出缓冲器是一环缓冲器，且该读取指标与该写入指标是计数器。

5.根据权利要求1所述的存储器控制器，其特征在于，该指标校正单元是比较该读取计数值与该写入计数值，且于该读取计数值与该写入计数值不相同时，将该读取指标内的该读取计数值更新于该写入指标内的该写入计数值。

6.一种存储器控制器的控制方法，该存储器控制器连接至一存储器模块，该控制方法包括下列步骤：

获得该存储器模块的一行地址触发延迟时间；

判断该存储器控制器中的一指令产生器是否产生一读取指令；以及

当该指令产生器产生该读取指令时，于该行地址触发延迟时间内，将该存储器控制器中一读取指标的一读取计数值更新于一写入指标的一写入计数值。

7.根据权利要求6所述的存储器控制器的控制方法，其特征在于，该存储器模块为一双倍数据速率存储器模块。

8.根据权利要求7所述的存储器控制器的控制方法，其特征在于，还包括下列步骤：

于产生该读取指令之后的该行地址触发延迟时间，根据该双倍数据速率存储器模块的一数据触发信号来更改该写入指标的该写入计数值，并且该写入计数值是代表该存储器控制器中一先进先出缓冲器内有效数据的位置。

9.根据权利要求8所述的存储器控制器的控制方法，其特征在于，还包括下列步骤：

于该存储器控制器中的一处理电路读取该先进先出缓冲器内数据的次数来改变该读取计数值，并且该读取计数值是代表该先进先出缓冲器内无效数据的位置。

10.根据权利要求8所述的存储器控制器，其特征在于，该先进先出缓冲器是一环缓冲器，且该读取指标与该写入指标是计数器。

11.一种存储器控制器的控制方法，该存储器控制器连接至一存储器模块，该控制方法包括下列步骤：

获得该存储器模块的一行地址触发延迟时间；

判断该存储器控制器中的一指令产生器是否产生一读取指令；

当该指令产生器产生该读取指令时，比较该存储器控制器中一读取指标的一读取计数值与一写入指标的一写入计数值；以及

于该读取计数值与该写入计数值不相同时，于该行地址触发延迟时间内，将该存储器控制器中该读取指标的该读取计数值更新于该写入指标的该写入计数值。

12.根据权利要求11所述的存储器控制器的控制方法，其特征在于，该存储器模块为一双倍数据速率存储器模块。

13.根据权利要求12所述的存储器控制器的控制方法，其特征在于，还包括下列步骤：

于产生该读取指令之后的该行地址触发延迟时间，根据双倍数据速率存储器模块的一数据触发信号来更改该写入指标的该写入计数值，并且该写入计数值是代表该存储器控制器中一先进先出缓冲器内有效数据的位置。