[发明专利]在同一晶片上的集成的各种晶体管

说明书

技术领域

本发明涉及在同一集成电路晶片上的不同类型的晶体管的形成。

背景技术

在制造例如闪存的微电子存储器的过程中，可能还需要额外的电路系统以控制闪存阵列。闪存阵列可以包括在控制电路控制下运行的闪存单元的矩阵，所述控制电路在阵列外的周围或者区域中。

发明目的

这些外围电路可包括不同类型的晶体管，所述外围电路包括相对更低电压、更高性能的晶体管以及相对更高电压的晶体管。这些晶体管的参数彼此各不相同，也与存储器单元的参数不同，由此，即使所有这些装置形成在同一晶片上，有利地，用于制造它们的工艺也不同。

附图说明

图1为根据本发明的一个实施例在制造初期的放大局部剖视图；

图2为根据一个实施例在第二层多晶硅沉积之后的放大局部剖视图；

图3为根据一个实施例在制造初期的高电压晶体管栅的局部放的更大的剖视图；

图4为图3中所示的高电压晶体管多晶硅栅在根据一个实施例的后续处理之后的放大剖视图；并且

图5为在根据一个实施例的后续处理之后与图4对应的放大剖视图。

具体实施方式

根据某些实施例，集成电路可以包括由被控制电路包围的闪存单元制成的闪存，所述控制电路包括可以处理更高电压的更高电压晶体管以及更低电压、更高性能的晶体管。这些晶体管中的每个具有不同的操作功能性，并且因此具有不同的结构特征。有利地，在某些实施例中，所有这些不同的晶体管和存储器单元可以在同一晶片上制成，且没有不必要的重复微电子制造步骤。

根据包括更高电压晶体管的某些实施例，形成更高电压晶体管栅结构作为生产工艺的开始是有利的。大体上，这些晶体管具有更高的热预算并且比在更低电压下操作的更高性能晶体管具有更厚的栅氧化物。由此，可以在工艺流程的开始制造更高电压晶体管，以使更高性能晶体管不会受到用于制造更高电压晶体管的更高热预算的影响。

参考图1，在某些实施例中，多个不同类型的装置可以形成在具有单个微电子基底12的一个晶片上。例如，在区域10中，可以形成存储器单元的阵列。存储器阵列可以在不同的区域中并且被外围电路包围。外围电路可包括用于控制存储器阵列操作的晶体管。通常，在存储器阵列中的单元的构造与在外围电路中的晶体管构造不同。

由此，在某些实施例中，存储器阵列区域10可以以区域40，42和44为界，这些区域分别包括第一和第二栅氧化物类型的更高电压晶体管和更高性能晶体管。在每个区域中，可设置N型和P型的互补金属氧化物微电子晶体管。然而，本发明不局限于任何特定类型的晶体管，无论是存储器还是外围，更高电压还是更高性能的晶体管。

为了形成不同类型的晶体管，大体上可以利用不同的栅电介质和不同的栅电介质厚度。在一个实施例中，用于在区域40中的更高电压晶体管的栅电介质28，可以首先被形成。可以在晶片的所有区域中去除该电介质，除了在计划用于形成更高电压晶体管的区域40中。

然后，用于存储器单元的栅电介质26在存储器单元区域10中和在外围区域40，42和44上均可以被布图。即栅电介质26可以变成存储器单元的唯一栅电介质并且可以为在外围中的第二电介质层，例如，在先前形成的用于更高电压晶体管的第一电介质层28上。这样，更高电压晶体管的栅电介质可以比存储器单元的栅电介质以及在区域42和44中的更高性能晶体管的栅电介质明显更厚。在某些实施例中，区域42和44可以每个具有其自己不同的栅电介质30参数。

根据一个实施例，存储器单元可以具有由充满氧化物14的隔离槽隔开的第一多晶硅栅18。栅18可以均由布图和蚀刻单个多晶硅层形成。槽可以形成在微电子基底12中。尽管仅示出了一个栅18，但是在某些实施例中大量的栅可以构成微电子存储器矩阵。

在某些情况中，与单元临近的可以为外围电路，其包括用于N和P沟道更高电压晶体管的栅22。这些更高电压晶体管栅22可以从用于形成存储器单元的栅18的同一多晶硅沉积形成。由此，沉积的多晶硅可以被适当地掩盖以形成与更高电压晶体管相关的较大的栅22以及与微电子存储器电路相关的较小的栅18。

在某些情况中，与微电子存储器电路10相关的较小的栅18可以具有更多朝上翘的边缘并且具有比用于高电压晶体管的栅22更小的尺寸。朝上翘的边缘为氧化物14生长以及在下面的基底12a相对于在更高电压晶体管下面的基底12b具有较小厚度的结果。

在某些情况中，在更高电压晶体管之间的槽可以比在单元之间的槽更宽。同样地，在每个更高电压晶体管下面的基底12可以比在每个单元下面的基底更宽。