[发明专利]用于校正时钟信号的占空比的装置和方法

说明书

相关申请的交叉引用

本申请要求于2009年10月30日提交的韩国专利申请号No.10-2009-0104624的优先权，其全部内容通过引用结合于本申请中。

背景技术

本发明的示例性实施例涉及一种用于校正时钟信号的占空比的装置。

时钟信号在各种系统和电路中广泛用于调整操作时序。当时钟信号用在系统和电路内部时，时钟信号经常被延迟。为了确保可靠的操作，校正延迟很重要。一般使用延迟锁定环(DLL)来补偿时钟信号的延迟。

图1是示出传统DLL的框图。

传统DLL 100包括相位比较单元110、延迟控制单元120、可变延迟单元130、副本(replica)延迟单元140以及锁定检测单元150。

副本延迟单元140将内部时钟信号DLLCLK延迟并输出反馈时钟信号FBCLK。内部时钟信号DLLCLK是DLL的输出信号。通过对延迟元件的延迟建模来获得副本延迟单元140的延迟量，从DLL输出的内部时钟信号DLLCLK被输入到该延迟元件。相位比较单元110比较外部时钟信号EXTCLK和反馈时钟信号FBCLK的相位并输出向上/向下信号UP/DN。延迟控制单元120响应于向上/向下信号UP/DN控制可变延迟单元130的延迟量。可变延迟单元130将外部时钟信号EXTCLK延迟由延迟控制单元120控制的延迟量，并输出内部时钟信号DLLCLK。锁定检测单元150基于向上/向下信号UP/DN生成指示DLL的锁定状态的锁定信号LOCK。

图2是示出用于校正时钟信号的占空比的传统占空比校正(DCC)电路200的框图。

传统DCC电路200包括分相器单元210、占空比比率检测单元220以及占空比校正单元230。

分相器单元210基于从DCC电路输出的输出时钟信号CLKOUT生成上升时钟信号RCLK和下降时钟信号FCLK。上升时钟信号RCLK与输出时钟信号CLKOUT同相，而下降时钟信号FCLK为异相，即相对于输出时钟信号CLKOUT具有相反的相位。例如，在输出时钟信号CLKOUT具有逻辑高电平的时段期间，上升时钟信号RCLK被使能(enable)为逻辑高电平，在输出时钟信号CLKOUT具有逻辑低电平的时段期间，下降时钟信号被使能为逻辑高电平。

占空比比率检测单元220通过比较上升时钟信号RCLK和下降时钟信号FCLK的使能时段来检测输出时钟信号CLKOUT的占空比比率，并输出占空比代码CODE<0:N>。

占空比校正单元230响应于占空比代码CODE<0:N>来校正被输入到DCC电路的输入时钟信号CLKIN的占空比，并输出输出时钟信号CLKOUT。为了校正输入时钟信号CLKIN的占空比，占空比校正单元230可以调整输入时钟信号CLKIN的转换速率(slew rate)或者控制输入时钟信号的电压电平。

图1中示出的DLL包括在可变延迟单元130内部的多个延迟单元，用于将外部时钟信号EXTCLK延迟以输出内部时钟信号DLLCLK。可变延迟单元130改变外部时钟EXTCLK的占空比。因此，图2中示出的DCC电路通常被包括在DLL中，用于校正外部时钟信号EXTCLK的占空比。

如果DCC电路200被耦合到DLL 100的输入端子，可以给DLL 100提供具有相对精确的占空比的外部时钟信号EXTCLK。然而，由可变延迟单元130引起的占空比的改变没有被校正。同时，如果DCC电路200被耦合到DLL的输出端子，可以校正由可变延迟单元130引起的占空比的改变，但是输入到DLL的外部时钟EXTCLK的占空比没有被校正，并且因此，从DLL输出的内部时钟信号具有不精确的占空比。因此，为了确保外部时钟信号EXTCLK正确的占空比，对于本发明的示例性实施例，期望设计具有耦合到DLL的输入端子和输出端子二者的DCC电路的电路。然而，在此情况下，期望一种包括DLL 100和DCC电路200的电路的尺寸不会不合乎希望地增加的解决方案。

发明内容

本发明的实施例针对用于校正时钟信号的占空比同时芯片尺寸不会增加或者最低限度地增加的装置。