[发明专利]低功率可变延迟电路

说明书

相关申请的交叉引用

本申请要求于2008年12月26日提交的韩国专利申请10-2008-0134581的优先权，其全部内容通过引用合并于此。

技术领域

本申请总体上涉及延迟电路，更具体地，涉及具有一个或更多个被配置用于高度集成的环境中的低功率操作的延迟元件的可变延迟电路。

背景技术

半导体器件中的延迟电路控制输入信号的输出定时，使得该输入信号在预定的延迟之后作为该延迟电路的输出信号而被输出。在数字电路中，可以同时输入多个数字信号以用于处理，但是必须对应当使得这些输入的多个信号可根据其使用的顺序进行控制，以便于以适当的时间或时间间隔产生适当的信号(例如控制信号、数据信号等)，以正确地执行该数字电路要求的所需操作。一般地，根据延迟时钟周期的数量来度量与外部时钟相同步的同步电路中的信号延迟，该信号延迟一般被称为信号的时延。在这点上，延迟电路控制输入信号的时延。

例如，传统的延迟电路使用预定数量的串联连接的移位寄存器SR1、SR2、SR3、...SR(n-1)、SR(n)来控制信号时延，并且这些串联连接的移位寄存器的操作通过时钟信号而被同步控制。每个移位寄存器被设计成提供一个时钟周期的延迟。因此，被输入到这一系列移位寄存器SR1到SR(n)中的输入信号在移位寄存器SR1到SR(n)的各个输出端处可以提供n个延迟输出信号L1到L(n)。然后，该n个延迟信号L1到L(n)中的任何一个可以被选作延迟输出信号。

但是，存在与传统的延迟电路相关的许多问题。例如，如果期望0-16个时钟周期延迟中的任何一个，则将需要16个单元的串联连接的移位寄存器SR1到SR16。从每个移位寄存器中，在延迟元件SR1到SR16的每一级处产生延迟信号L0、L1、L2、L3、...L16。延迟信号L0到L16中的任何一个可用于被选择以满足延迟电路操作的需要。

这意味着，传统的延迟电路需要总共“n”个移位寄存器以用于在从0到“n”个时钟周期之间的无论何处的时延控制。因此，通过所寻求的最大时延来确定移位寄存器的数量，这意味着选择n个延迟信号(即，L0到L(n))之一所需的选择电路(例如复用器)的尺寸将随着移位寄存器的数量增加以实现更长时延而不可避免地不期望地大。这与现代电路设计所寻求的高度集成的器件相违背。

对于更长的时延“n”，被输入到选择电路(例如复用器)中的信号L0到L(n)的数量将增加，并且与输入到复用器和从复用器输出的信号相关联的寄生电阻和寄生电容也将增大。将必需额外的缓存器以解决寄生电阻和寄生电容的问题，这又将需要不期望的增大的功率消耗和增大的电路尺寸。

选择电路或复用器将响应于选择信号(例如SEL<0:n>)，以确定延迟信号(例如L0到L(n))中的哪一个应该被输出。产生复用器控制信号S<0:n>所需的解码器的尺寸也将由于更大的时延“n”而不可避免地增大。例如，对于时延中的每一个时钟周期的增加，解码器的尺寸将加倍。由于电路中的控制0到“n”个时钟周期的时延所需的所有“n”个延迟元件或移位寄存器必须一直被开启时，因此，不仅尺寸增大，而且电能消耗增加。

此外，所需时延随着在日益发展的更加复杂的且被设计成执行许多不同的系统功能中的越来越多的系统功能的现代数字电路中所实现的日益提高的时钟频率而增加。为了执行更多的系统功能，将需要更多的执行所需功能而需要的电路。这又将需要更多的更大尺寸的延迟电路，以控制在增大的数量的电路中使用的输入/输出信号的信号定时。这将导致电能消耗增大，这违背了现代电路设计所寻求的低功率需求。

发明内容

针对该背景而已开发了本发明的实施例。

一种可变延迟电路，至少包括固定延迟单元、第一选择单元和可变延迟单元。固定延迟单元接收输入信号和至少一个表示第一延迟的第一延迟选择信号，固定延迟单元输出第一延迟信号，该第一延迟信号基本上是被延迟了第一延迟的输入信号。第一选择单元接收输入信号、第一延迟信号和至少一个第二延迟选择信号，并基于该至少一个第二延迟选择信号来输出该输入信号或该第一延迟信号。可变延迟单元接收第一选择单元的输出信号和至少一个表示第三延迟的第三延迟选择信号，并输出延迟输出信号，该延迟输出信号基本上是被延迟了第三延迟的选择单元的输出信号。

第一延迟是0或是M单位延迟的X倍的固定延迟。第三延迟是选自0到N单位延迟的延迟，其中X、M或N是正整数。一单位延迟基本上等于在可变延迟电路中使用的时钟信号的一个预定周期。