[发明专利]高速模拟开关

权利要求书

1.一种高速模拟开关，其特征在于，包括第一NMOS晶体管MN1、第二NMOS晶体管MN2和第三NMOS晶体管MN3，该第一NMOS晶体管MN1的漏端(D1)接模拟输入电平，源端(S1)作为输出端；该第二NMOS晶体管MN2的源端(S2)与第二NMOS晶体管MN2的体端(B2)相连，并与第一NMOS晶体管MN1的体端(B1)相连，第二NMOS晶体管MN2的漏端(D2)与第一NMOS晶体管MN1的漏端(D1)相连作为模拟开关的输入端，第三NMOS晶体管MN3的漏端(D3)接第二NMOS晶体管MN2的源端(S2)，第三NMOS晶体管MN3的体端(B3)与第三NMOS晶体管MN3的源端(S3)相连并接地。

2.根据权利要求1所述的高速模拟开关，其特征在于，第一NMOS晶体管MN1的栅端(G1)与第二NMOS晶体管MN2的栅端(G2)与同相控制时钟(CLK)连接，第三NMOS晶体管MN3的栅端(G3)与反相控制时钟(CLKB)连接，以在使用双相非重叠时钟时，完成所述三个NMOS晶体管的有序导通与关断。

3.根据权利要求1所述的高速模拟开关，其特征在于，第二NMOS晶体管MN2的尺寸小于第一NMOS晶体管MN1的尺寸，且制造工艺相同。

4.根据权利要求1所述的高速模拟开关，其特征在于，第三NMOS晶体管MN3的源端(S3)与体端(B3)接地电平，为第一NMOS晶体管MN1在关断时提供体端(B1)的偏置，以减小噪声耦合。

5.根据权利要求1所述的高速模拟开关，其特征在于，第二NMOS晶体管MN2与第一NMOS晶体管MN1位于同一个P阱中，以节省芯片面积。

6.根据权利要求1所述的高速模拟开关，其特征在于，第二NMOS晶体管MN2与第一NMOS晶体管MN1分别位于两个不同的P阱中，以达到更高性能。

7.根据权利要求2所述的高速模拟开关，其特征在于，同相控制时钟(CLK)与反相控制时钟(CLKB)的相位相差180度，当反相控制时钟(CLKB)控制第三NMOS晶体管MN3导通时，同相控制时钟(CLK)控制第二NMOS晶体管MN2与第一NMOS晶体管MN1截止；当反相控制时钟(CLKB)控制第三NMOS晶体管MN3截止时，同相控制时钟(CLK)控制第二NMOS晶体管MN2与第一NMOS晶体管MN1导通。