[发明专利]半导体集成电路

说明书

技术领域

本发明涉及一种半导体集成电路，并且更加具体地，涉及一种具有用于引线键合的焊接焊盘的半导体集成电路。

背景技术

在晶圆测试中，与测试器相连接的探针与每个焊盘相接触，从而执行用于确定半导体芯片是否是有缺陷的或者无缺陷的筛选处理。半导体集成器件具有下述构造，其中半导体芯片被安装在衬底上并且形成在该半导体芯片上的焊盘经由诸如Au线的焊线被连接至形成在衬底上的缝合(stitch)(连接部件)。

日本未经审查的专利申请公开NO.2004-63540(Nakahira)公开了一种半导体器件，该半导体器件具有形成在一个焊盘中的单金属层结构的焊盘和双金属层结构的焊盘。图16示出由Nakahira公开的半导体器件的构造。如图16中所示，由Nakahira公开的半导体器件具有形成在一个焊盘中的双金属层结构的焊盘(包括第一层焊盘8和第二层焊盘1)和单金属层结构的焊盘3。

第一层焊盘8和第二层焊盘1通过多个通孔11相互连接。用于连接第二层焊盘1和单金属层结构的焊盘3的线12由金属布线层形成。在晶圆测试中使用单金属层结构的焊盘3，在引线键合中使用双金属层结构的焊盘。

发明内容

本发明人已经发现下述问题。在由Nakahira公开的半导体集成电路中，单金属层结构的焊盘和双金属层结构的焊盘被形成在一个焊盘中，这导致了在用于焊接的焊盘的布局中的自由度被限制的问题。

因此，存在对于增强在半导体集成线路中的焊盘的布局中的自由度的需求。

本发明的第一个示例性方面是半导体集成电路，其包括：I/O缓冲器，该I/O缓冲器被提供在半导体芯片中；单层焊盘，该单层焊盘形成在I/O缓冲器的上方；以及多层焊盘，该多层焊盘与单层焊盘分离地形成在I/O缓冲器的上方。通过此构造，单层焊盘与多层焊盘能够独立地布置，从而增强在用于焊接的焊盘的布局中的自由度。

根据本发明的示例性方面，能够提供一种半导体集成电路，该半导体集成电路能够增强半导体集成电路中的焊盘的布局中的自由度。

附图说明

结合附图，根据某些示例性实施例的以下描述，以上和其它示例性方面、优点和特征将更加明显，其中：

图1是示出根据本发明的第一示例性实施例的半导体芯片的构造的图；

图2是示出根据第一示例性实施例的半导体集成电路的构造的图；

图3是用于解释在执行用于根据第一示例性实施例的半导体芯片的焊接和晶圆测试之后多层焊盘和单层焊盘中的每一个的状态的图；

图4是用于解释在执行用于根据第一示例性实施例的半导体芯片的焊接和晶圆测试之后多层焊盘和单层焊盘中的每一个的另一状态的图；

图5是示出根据本发明的第二示例性实施例的半导体芯片的构造的图；

图6是示出图5中所示的半导体芯片的主要部分的构造的平面图；

图7是示出图5中所示的半导体芯片的主要部分的构造的截面图；

图8是示出根据本发明的第三示例性实施例的半导体芯片的主要部分的构造的平面图；

图9是示出图8中所示的半导体芯片的主要部分的构造的截面图；

图10是用于解释根据第三示例性实施例的半导体芯片的有利效果的图；

图11是用于解释根据第三示例性实施例的半导体芯片的另一有利效果的图；

图12是用于解释根据第三示例性实施例的半导体芯片的又一有利效果的图；

图13是示出根据本发明的第四示例性实施例的半导体芯片的构造的图；

图14是示出图13中所示的半导体芯片的主要部分的构造的平面图；

图15是示出图13中所示的半导体芯片的主要部分的另一构造的平面图；以及

图16是示出在日本未经审查的专利申请公开No.2004-63540中公开的半导体器件的构造的图。

具体实施方式

在下面将会参考附图描述根据本发明的示例性实施例的半导体集成电路。在整个附图中，用同样的附图标记表示同样的组件并且适当地省略其描述。为了进行说明，在附图中放大了根据本发明的示例性实施例的半导体集成电路的主要部分。

[第一示例性实施例]

将会参考图1描述根据本发明的第一示例性实施例的半导体集成电路的构造。图1是示出用于在根据本示例性实施例的半导体集成电路中使用的半导体芯片100的构造的图。半导体芯片100包括半导体衬底101、I/O缓冲器102、单层焊盘103、以及多层焊盘104。