[发明专利]具有肖特基势垒二极管的集成电路结构

说明书

技术领域

本申请要求了美国临时专利申请(序列号61/062,75，2008年1月30日)的优先权，并在此处被引用。

本发明涉及集成电路，尤其是一种具有肖特基势垒二极管的半导体装置。

背景技术

肖特基二极管具有开关速度快和正向压降低的优点，广泛应用于高频范围的低功率整流器或探测器电路。将基于硅的肖特基二极管集成到CMOS射频集成电路(RF IC)中能够提高高频性能，降低生产成本和芯片尺寸，尤其是在无源RFID芯片中装配直流电压发生器时。典型地，肖特基二极管包括一个连接到掺杂半导体层的金属层，肖特基势垒形成于金属层和半导体层的交界处。通过在半导体衬底中的肖特基势垒周围设置一个p型保护环改善了击穿电压。传统的p型保护环与肖特基势垒分开一段选择的距离，或者与肖特基势垒的一部分接触。然而，传统的肖特基势垒二极管显出在反向偏压下的泄露电流比理想的要高，导致更高的功耗，限制了在RFID、电荷泵等中的电路应用。

发明内容

按照本发明的一个方面，一个集成电路结构包括半导体衬底，形成于半导体衬底中的第一传导型阱区，形成于所述第一阱区之上且具有内层部分和外层部分的金属硅化物层，和形成于所述阱区之上且包围金属硅化物层的具有与第一传导型相反的第二传导型的保护环。金属硅化物层的外层部分延伸到与保护环的内缘部分重叠，而肖特基势垒形成于金属硅化物层的内层部分与阱区的交界处。导电触点与金属硅化物层的内层部分和外层部分接触。

按照本发明的另一个方面，一种集成电路结构包括：具有第一区域和两个通过隔离区相互分离的第二区域的半导体衬底，形成于半导体衬底中的第一传导型阱区，形成于第一区域内的第一阱区之上且具有内层部分和外层部分的金属硅化物层，形成于第一区域内的阱区之上包围金属硅化物层的具有和第一传导型相反的第二传导型的保护环。肖特基势垒形成于金属硅化物层的内层部分与阱区的交界处。金属硅化物层的外层部分延伸到与保护环的内缘部分重叠。两个第一传导型扩散区分别形成于两个第二区域的所述阱区。导电接触结构包括：一个与金属硅化物层的内层部分和外层部分接触的第一导电触点，两个分别与所述两个扩散区接触的第二导电触点。

附图简要说明

参照下述附图通过对优选实例的详细描述，前面提及的本发明的对象、特征和优点将变得很明显，其中：

图1说明肖特基势垒二极管的一个典型实施例的横断面图；

图2说明肖特基势垒二极管的另一个典型实施例的俯视图；

图3说明肖特基势垒二极管的导电接触结构的一个典型实施例的俯视图。

实施例的详细描述

本公开实施例提供了一种具有肖特基势垒二极管的半导体器件，其中肖特基势垒二极管具有导电接触结构，能够降低接触电阻和减少泄露电流。

应当了解，下述公开提供了许多完成本发明不同特征的不同实施例。下面描述了组成部分和配置的具体例子以简要说明本发明。当然，这些仅仅是例子，不具有限制性。例如，下述描述中，在第二特征之上形成第一特征可以包括第一和第二特征以直接接触方式形成的实例，也可以包括在第一和第二特征之间形成附加特征的实例，这时第一和第二特征可能不形成直接接触。此外，本发明可能在各个不同例子中重复标号和/或字母。这种重复只是为了简单清晰，而不是本质上规定讨论的各个不同实施例和/或配置之间的关系。

参考图1，示出了肖特基势垒二极管的一个实施例的横断面图。衬底10包括形成肖特基势垒二极管20的一个阳极电极的第一区域1(阳极区)，和形成肖特基势垒二极管20的两个阴极电极的两个第二区域2(阴极区)。通过隔离区域22将第一区域1和第二区域2限定并相互隔离。

衬底10是一个由半导体材料形成的半导体衬底，例如，硅或其他III族，IV族，和/或者V族元素。衬底10包括一个N型深阱区(DNW)12和形成于N型深阱区12中的N型阱区(NW)14。如图2所示，实施例中的N型深阱区12是可选的，在图2中被省略掉。N型阱区14由于具有相对低的杂质浓度，经常被称为高压N型阱区(HVNW)。众所周知，n型阱区是通过在衬底中掺入n型杂质形成的，例如磷和/或者砷。或者，n型阱区可以通过在衬底上外延一个半导体层，然后掺入杂质而形成。在典型实例中，n型阱区的杂质浓度大约在1E15/立方厘米和1E18/立方厘米之间，尽管更高或者更低的杂质浓度也是适用的。