[发明专利]集成电路的制造方法

说明书

技术领域

本发明是有关于一种集成电路的制造方法。特别的是，本发明是有关于一种可改善蚀刻选择性(Etching Selectivity)的集成电路的制造方法。

背景技术

半导体集成电路制造产业已经历了快速成长。在集成电路的演进过程中，当几何尺寸(即使用一制程所能制作的最小组件或线宽)已减少时，通常已增加功能性密度(Functional Density；即每芯片面积上的内连接组件的数目)。此缩小(Scaling Down)制程通常可增加生产效率和降低相关的成本，因而提供好处。此缩小制程亦已导致高介电常数层和导电层(例如：金属层)被采用来形成各种集成电路组件(例如：金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor Field-Effect-Transistors；MOSFETs))中的栅极堆叠层。导电层常常被调校至具有适当的工作函数(Work Function)，以达到n型和p型组件的设计门坎电压(designed threshold voltage)。目前，使用蚀刻制程来图案化导电层，例如：干式蚀刻制程或湿式蚀刻制程。然而，已被观察到的是：干式蚀刻制程造成高介电常数层和导电层的伤害，而且有时会留下光阻(photoresist)残余物；湿式蚀刻制程常常造成横向蚀刻(Lateral Etching)，降低图案化轮廓的质量。

因此，需要提供一种可解决上述问题的集成电路的制造方法。

发明内容

为了满足这些与其它需求，并考虑其目的，本发明的一实施例就是在提供一种半导体结构的制造方法制造，借以改善蚀刻选择性。

根据本发明的实施例，此半导体结构的制造方法：提供一基材；形成一硬掩膜层于基材上；形成硬掩膜层的多个被保护的部分和多个未被保护的部分；进行一第一蚀刻制程、一第二蚀刻制程和一第三蚀刻制程于该掩膜层的未被保护的部分上，其中第一蚀刻制程部分地去除硬掩膜层的未被保护的部分，第二蚀刻制程处理硬掩膜层的未被保护的部分，第三蚀刻制程去除硬掩膜层的其余未被保护的部分；以及进行一第四蚀刻制程，以去除硬掩膜层的被保护的部分。

本发明的实施例至少具有下列优点：(1)改善整体装置性能，特别是高介电常数/金数栅极装置性能；(2)改善填充间隙的能力；(3)改善电阻附着性；(4)防止伤害到栅极层(例如：高介电常数材料层和/或导电层)；(5)提供硬掩膜层的蚀刻速率的可调整性；(6)防止横向蚀刻的问题；和(7)改善栅极的外形。

附图说明

从上述结合所附附图所作的详细描述，可对本发明有更佳的了解。需强调的是，根据一般实务，各特征并无需依比例绘示。相反地，为了使讨论更为清楚，各特征的尺寸可任意地放大或减小。整份说明书与附图中，相同数字代表相同特征。

图1是绘示依照本发明的实施例的集成电路装置的制造方法的流程图；

图2A至图2M是绘示依照图1的各种制造阶段中的集成电路装置实施例的各种剖面图。

【主要组件符号说明】

100方法

102提供具有第一区域和第二区域的基材，其中第一区域和第二区域包含至少一栅极结构。

104去除第一区域和第二区域中的部分的至少一栅极结构，以形成开口于至少一栅极结构中。

106形成界面层、高介电常数层和第一导电层于基材上，以部分地填充开口。

108形成硬掩膜层于基材上，其中硬掩膜层是填入至开口中的其余部分。

110去除第一区域中的硬掩膜层的一部分。

112处理第一区域中的硬掩膜层的其余部分。

114自第一区域中去除硬掩膜层的其余部分。

116去除第二区域中的硬掩膜层。

200半导体装置                    210基材

211A第一区域                     211B第二区域

212绝缘区域                      214栅极结构

215栅极结构                      216界面介电层

218虚栅极层                      220栅极间隙壁衬垫物

222栅极间隙壁                    224掺杂区域

226层间介电层                    228界面层

230高介电常数层                  232扩散阻障/保护层

234第一导电层                    236硬掩膜层