[发明专利]半导体衬底的制造方法

说明书

本申请是下述申请的分案申请，申请号：200680036884.X(国际申请号：PCT/JP2006/319933)，发明名称：半导体衬底及其制造方法，申请日：2006年10月5日。

技术领域

本发明涉及在如超级结MOSFET那样利用了在衬底深度方向上以高纵横比所形成的沟槽(trench)的半导体装置制造中适用的半导体衬底的制造方法。

背景技术

目前已知利用了在衬底的深度方向上以高纵横比所形成的沟槽的半导体装置，如超级结MOSFET(例如，参考专利文献1)。在这样结构的半导体装置中，在沟槽内埋设外延膜，由此，形成高纵横比的杂质扩散层是有效的(例如，参考专利文献2)。

专利文献1：特开2003-124464号公报

专利文献2：特开2001-196573号公报

发明内容

发明所要解决的课题

但是，在现有的半导体衬底的制造方法中，通过将外延膜多次地埋入预先形成的沟槽内而形成高纵横比的扩散层，所以，提高纵横比显然有一定限度。并且，超过该限度而提高沟槽的纵横比时，在沟槽内的埋入外延膜中产生埋入不良(空隙)，产生空隙时，在该空隙的上部产生下剥(flake down)而耐压减小，存在元件性能降低的麻烦。

特别是，在N型区域和P型区域交替且与电流方向垂直排列的上述超级结结构(P/N列结构)中，为了提高其耐压，需要加深沟槽的深度，但是，由于沟槽深度加深，其结果是，纵横比变高，在沟槽内的埋入外延膜中产生埋入不良(空隙)时，伴随着由埋入不良(空隙)所引起的结晶缺陷的产生，导致耐压结漏泄成品率下降，或者抗蚀剂在沟槽中的埋入不良处残留，导致步骤内污染。

本发明的目的是提供一种能够避免在埋入到沟槽内的外延膜中产生空隙的半导体衬底的制造方法。

解决问题的技术方案

技术方案1的发明是为了实现上述目的而进行的，如图1所示，半导体衬底的制造方法包括如下步骤：(a)在衬底主体63的表面上生长第一外延膜61；(b)部分地刻蚀该第一外延膜61，形成多个第一沟槽64；(c)在多个第一沟槽64的内部整体以及多个第一沟槽64以外的第一外延膜61的表面，生长第二外延膜62；(d)研磨第二外延膜62，使第一外延膜61的表面露出，并且使埋入到多个第一沟槽64内部整体中的第二外延膜62的上表面平坦；(e)在平坦后的第二外延膜62的上表面和所露出的第一外延膜61的表面，进一步生长与第一外延膜61相同组成的第三外延膜66；(f)对该第三外延膜66的与多个第一沟槽64相对应的部分进行刻蚀，形成多个第二沟槽67，由此，使多个第一沟槽64延长；(g)在多个第二沟槽67的内部整体以及多个第二沟槽67以外的第三外延膜66的表面，生长第四外延膜68；(h)研磨第四外延膜68，使第三外延膜66的表面露出，并且，使埋入到多个第二沟槽67内部整体中的第四外延膜68的上表面平坦。

可知关于是否能够在沟槽64、67的内部不产生空隙地由外延膜62、68埋入，如果沟槽64、67的深度B相对于该沟槽64、67宽度A越浅，则能够在沟槽64、67内部不产生空隙地由外延膜62、68埋入。

并且，在该技术方案1中所述的半导体衬底的制造方法中，分多次进行沟槽64、67的形成和外延膜62、68的埋入，所以，可以使进行外延膜62、68的埋入时沟槽64、67的沟槽深度B相对于宽度A变浅，并且能够在沟槽64、67内部不产生空隙地由外延膜62、68埋入。

技术方案2的发明如权利要求1所述的发明，其特征在于，在步骤(g)之后，将步骤(d)至步骤(g)重复一次或两次以上。

在该技术方案2所述的半导体衬底的制造方法中，将步骤(d)到步骤(g)重复三次以上，即使最终得到的沟槽的纵横比比较大，也可以使进行平均一次的外延膜的埋入时沟槽深度B相对沟槽宽度A变浅，并且可以有效地避免在埋入沟槽内部的外延膜中产生空隙。

发明的效果

如上所述，根据本发明，分多次进行沟槽的形成和外延膜的埋入，所以，可以使进行外延膜的埋入时沟槽深度相对沟槽宽度变浅，并且可以在沟槽内部不产生空隙地由外延膜埋入。具体地说，如果将沟槽的形成和外延膜的埋入重复三次以上，最终得到的沟槽的纵横比比较大，也可以使进行外延膜的埋入时沟槽深度B相对沟槽宽度A变得非常浅，并且可以有效地避免在埋入沟槽内部的外延膜中产生空隙。

附图说明

图1是示出本发明的实施方式的半导体衬底的制造方法的步骤图。

符号说明

60半导体衬底

61第一外延膜