[发明专利]集成电路

说明书

对相关申请的交叉引用

本申请要求在2008年12月31日提交的第10-2008-0138426号韩国专利申请的优先权，通过引用将该专利申请的全部内容合并于此。

技术领域

本发明的示例实施例涉及一种半导体设计技术，更具体地说，涉及一种用于保护内部元件和内部电路免于静电放电(ESD)的技术。

背景技术

在集成电路(IC)、半导体存储器件和半导体器件的内部电路当中，由金属氧化物半导体(MOS)部件构成的电路具有高的栅极输入阻抗。因此，MOS器件的栅极氧化层可能容易因ESD而损坏。然而，在制造高性能且高度集成的半导体器件时，内部电路中包含的晶体管的栅极氧化层的厚度在减小。因此，半导体器件常常设有用于保护内部电路免于ESD的ESD保护电路。

集成电路/半导体器件可能在制造过程中或在单个产品状态下暴露于ESD。该状态是不供电的非工作状态，因为集成电路/半导体器件尚未安装在电子系统中以便于正常工作。

采用用于模拟ESD现象的标准模型来评价ESD保护电路的容限和性能并分析ESD对内部电路的影响。一般来说，常采用三种ESD建模方法。第一种ESD建模方法是人体模型(HBM)，它模拟人体中所带的静电荷向半导体器件放电。第二种ESD建模方法是机器模型(MM)，它模拟导电机器中所带的静电荷在半导体制造加工过程中向半导体器件放电。第三种ESD建模方法是带电器件模型(CDM)，它模拟半导体器件内部所带的静电荷在制造加工(例如，封装工艺)过程中向外部地或导体放电。半导体器件中所带的静电荷(即，正电荷或负电荷)通过例如物理接触来放电。因此，电荷的流向由所带电荷的极性决定。

ESD保护电路由接地栅极金属氧化物半导体场效应晶体管(ggMOSFET)、栅极耦合MOSFET(gcMOSFET)、双极结晶体管(BJT)、二极管或其它MOS部件构成。当发生ESD时，例如ggMOSFET由于其中形成的寄生BJT而对电压进行箝位，并且过电流流经ggMOSFET。在不发生ESD的正常工作过程中，半导体器件的ESD保护电路不作为寄生电容部件而工作，但是可能呈现诸如漏电流的其它特性。

图1示出了常规集成电路的配置。

参照图1，集成电路包括输入/输出垫DQ、ESD保护单元10A和10B、上拉驱动晶体管MP1、第一驱动控制单元11UP、虚(dummy)上拉驱动晶体管MP2、下拉驱动晶体管MN1、第二驱动控制单元11DN和虚下拉驱动晶体管MN2。具体地说，输入/输出垫DQ用于与外部电路的信号交换。ESD保护单元10A和10B连接到输入/输出垫DQ以在电源电压(VDD)线13A和地电压(VSS)线13B之间形成ESD路径。上拉驱动晶体管MP1连接在VDD线13A和输入/输出垫DQ之间。第一驱动控制单元11UP连接到上拉驱动晶体管MP1的栅极并且被配置成控制上拉驱动晶体管MP1。虚上拉驱动晶体管MP2连接在VDD线13A和输入/输出垫DQ之间，并且具有连接到VDD线13A的栅极。下拉驱动晶体管MN1连接在VSS线13B和输入/输出垫DQ之间。第二驱动控制单元11DN连接到下拉驱动晶体管MN1的栅极并且被配置成控制下拉驱动晶体管MN1。虚下拉驱动晶体管MN2连接在VSS线13B和输入/输出垫DQ之间，并且具有连接到VSS线13B的栅极。

集成电路还包括连接在VDD线13A和VSS线13B之间的电压箝位单元12。当瞬态电压或瞬态电流超过某一水平时，电压箝位单元12在VDD线13A和VSS线13B之间形成ESD路径。

ESD保护单元10A和10B由ggMOSFET、gcMOSFET、BJT、二极管和其它MOS部件构成。当发生ESD时，ESD保护单元10A和10B在VDD线13A和VSS线13B之间形成电流路径，从而保护内部元件和内部电路免于过电流。

内部电路14控制第一驱动控制单元11UP和第二驱动控制单元11DN的工作。第一驱动控制单元11UP和第二驱动控制单元11DN也称作预驱动单元。

当发生ESD时，由于集成电路的配置，虚上拉驱动晶体管MP2和虚下拉驱动晶体管MN2以与上拉驱动晶体管MP1和下拉驱动晶体管MN1相同的方式工作，即，作为主输出驱动单元而工作。然而，虚上拉驱动晶体管MP2和虚下拉驱动晶体管MN2在正常情况下不驱动输入/输出垫DQ。虚驱动晶体管MP2和MN2也称作“选项分支”，且驱动晶体管MP1和MN1也称作“驱动器分支”。

下面将详细描述图1中所示的集成电路的配置和工作。