[发明专利]集成电路

权利要求书

1.一种集成电路，包括：

输入/输出垫，用于与外部电路的信号交换；

静电放电(ESD)保护单元，耦合到所述输入/输出垫并且被配置成在第一电压线和第二电压线之间形成ESD路径；

第一驱动晶体管，耦合在所述第一电压线和所述输入/输出垫之间；

第一驱动控制单元，耦合到所述第一驱动晶体管的栅极并且被配置成控制所述第一驱动晶体管；

第一虚驱动晶体管，耦合在所述第一电压线和所述输入/输出垫之间；以及

第一辅助驱动控制单元，被配置成在正常工作模式下将所述第一电压线的第一电压提供给所述第一虚驱动晶体管的栅极，而在不供电的非工作模式下将所述第一虚驱动晶体管的栅极浮置。

2.根据权利要求1所述的集成电路，还包括：

第二驱动晶体管，耦合在所述第二电压线和所述输入/输出垫之间；

第二驱动控制单元，耦合到所述第二驱动晶体管的栅极并且被配置成控制所述第二驱动晶体管；

第二虚驱动晶体管，耦合在所述第二电压线和所述输入/输出垫之间；以及

第二辅助驱动控制单元，被配置成在所述正常工作模式下将所述第二电压线的第二电压提供给所述第二虚驱动晶体管的栅极，而在所述非工作模式下将所述第二虚驱动晶体管的栅极浮置。

3.根据权利要求2所述的集成电路，还包括耦合在所述第一电压线和所述第二电压线之间的电压箝位单元。

4.根据权利要求2所述的集成电路，其中：

所述第一电压是电源电压，

所述第一驱动晶体管和所述第一虚驱动晶体管是上拉驱动晶体管。

5.根据权利要求2所述的集成电路，其中：

所述第一电压是地电压，

所述第二电压是电源电压，并且

所述第一驱动晶体管和所述第一虚驱动晶体管是下拉驱动晶体管。

6.根据权利要求2所述的集成电路，其中：

所述第一电压是电源电压，

所述第二电压是地电压，

所述第一驱动晶体管和所述第一虚驱动晶体管是上拉驱动晶体管，并且

所述第二驱动晶体管和所述第二虚驱动晶体管是下拉驱动晶体管。

7.根据权利要求3所述的集成电路，其中：

所述第一电压是电源电压，

所述第二电压是地电压，

所述第一驱动晶体管和所述第一虚驱动晶体管是上拉驱动晶体管，并且

所述第二驱动晶体管和所述第二虚驱动晶体管是下拉驱动晶体管。

8.根据权利要求1所述的集成电路，其中所述第一辅助驱动控制单元包括：

第一晶体管，耦合在所述第一电压线和输出端子之间；以及

第二晶体管，耦合在所述输出端子和所述第二电压线之间，所述第一晶体管和所述第二晶体管的栅极共同耦合到所述第二电压线。

9.根据权利要求8所述的集成电路，其中：

所述第一电压是电源电压，

所述第二电压是地电压，

所述第一晶体管是PMOS晶体管，并且

所述第二晶体管是NMOS晶体管。

10.根据权利要求2所述的集成电路，其中所述第一辅助驱动控制单元包括：

第一晶体管，耦合在所述第一电压线和第一输出端子之间；以及

第二晶体管，耦合在所述第一输出端子和所述第二电压线之间，所述第一晶体管和所述第二晶体管的栅极共同耦合到所述第二电压线。

11.根据权利要求10所述的集成电路，其中所述第二辅助驱动控制单元包括：

第三晶体管，耦合在所述第一电压线和第二输出端子之间；以及

第四晶体管，耦合在所述第二输出端子和所述第二电压线之间，所述第三晶体管和所述第四晶体管的栅极共同耦合到所述第一电压线。

12.根据权利要求11所述的集成电路，其中：

所述第一电压是电源电压，

所述第二电压是地电压，

所述第一晶体管和第三晶体管是PMOS晶体管，并且

所述第二晶体管和第四晶体管是NMOS晶体管。

13.根据权利要求2所述的集成电路，其中：

所述第二电压是地电压，并且

所述第一驱动晶体管和所述第一虚驱动晶体管是上拉驱动晶体管。