[发明专利]EEPROM的测试电路及其测试方法

说明书

技术领域

本发明涉及一种半导体集成电路的ATE(Automatic Test Equipment，自动测试设备)，特别是涉及一种EEPROM的测试电路。

背景技术

随着SOC(System On Chip，系统级芯片、片上系统)的集成度越来越高，其测试可行性、测试时间和测试功耗越来越受到人们的关注。特别是针对SOC上的非易失性存储器(Non Volatile Memory，NVM)的测试和问题定位，更显得尤为重要。

大多数芯片在设计时，往往没有过多地考虑其DFT(Design For Test，可测试设计)。这样在流片后，一旦出现问题，就需要花大量人力、物力去做问题定位。但缺少DFT电路的芯片很难找出问题所在，从而整颗芯片全部失效。因此对于半导体集成电路而言，在设计时加入DFT电路，就显得尤为重要。

EEPROM是一种非易失性存储器，广泛应用于半导体集成电路之中。EEPROM在读取时只需要低电压Vcc(例如5V)供电，在擦写时则需要高电压Vpp(例如16V)供电。请参阅图1，Vcc表示EEPROM电路的接入电压(供电电压)，Vpp表示EEPROM电路的擦写电压。EEPROM中具有高压产生电路，用于将接入电压Vcc抬升至擦写电压Vpp。接入电压Vcc和擦除电压Vpp再连接各自的负载。

发明内容

本发明所要解决的技术问题是提供一种EEPROM的测试电路，可以对EEPROM的擦写功能进行测试，还可以校准接入电压Vec和擦写电压Vpp。

为解决上述技术问题，本发明EEPROM的测试电路包括四个晶体管和三个电阻；

第一晶体管为高压PMOS晶体管，漏极连接内部高压端，衬底和源极相连接，源极通过第一电阻连接到外部高压端；

第二晶体管为高压NMOS晶体管，漏极通过第一电阻连接到外部高压端，衬底和源极、栅极相连接并接地；

第三晶体管为高压NMOS晶体管，漏极通过第三电阻连接到第一晶体管的栅极，源极连接第四晶体管的漏极，栅极连接内部高压使能端；

第四晶体管为高压NMOS晶体管，漏极连接第三晶体管的源极，衬底和源极相连接并接地，栅极连接外部高压使能端；

第二电阻的两端分别连接第一晶体管的源极和栅极；

所述内部高压端连接EEPROM电路。

当内部高压使能端关闭时，内部高压端的电压值为EEPROM电路的接入电压；当内部高压使能端开启时，内部高压端的电压值为EEPROM电路的擦写电压。

当外部高压使能端开启时，外部高压端的电压值为外加的外部高压信号，该外部高压信号的电压值大于或等于EEPROM的擦写电压的电压值；当外部高压使能端关闭时，外部高压端为零电压。

上述EEPROM的测试电路的测试方法为：

当内部高压使能端关闭、且外部高压使能端关闭时，内部高压端的接入电压使得第一晶体管中由漏极和衬底所形成的二极管导通，而其衬底与源极相连，这样内部高压端的接入电压就在损失所述二极管导通电压后传输到了第一晶体管的源极；在外部高压端经由第一电阻，可以测量得到EEPROM电路的接入电压的电压值；

当内部高压使能端开启、且外部高压使能端关闭时，内部高压端的擦写电压使得第一晶体管中由漏极和衬底所形成的二极管导通，而其衬底与源极相连，这样内部高压端的擦写电压就在损失所述二极管导通电压后传输到了第一晶体管的源极；在外部高压端经由第一电阻，可以测量得到EEPROM电路的擦写电压的电压值；

当内部高压使能端开启、且外部高压使能端开启时，从外部高压端沿着串联的第一电阻、第二电阻、第三电阻、第三晶体管、第四晶体管一直到地线的通路上产生电流；该电流在第二电阻两端的电压差使得第一晶体管导通；外部高压端的外加高压信号经由第一电阻，在第一晶体管导通的情况下，传输到了内部高压端，从而使内部高压端的电压值从接入电压提升到或高于擦写电压。

本发明通过简单的电路设计实现了一种EEPROM的测试电路，并提供了三种测试方法。通过本发明所设计的测试电路，既可以对故障EEPROM进行问题定位，同时又可以校准EEPROM内部的接入电压Vcc和擦写电压Vpp的电压值。

附图说明

图1是EEPROM电路中接入电压、擦写电压的示意图；

图2是本发明EEPROM的测试电路的示意图。

图中附图标记说明：