[发明专利]NMOS器件及其形成方法

说明书

技术领域

本发明涉及半导体形成工艺，特别涉及一种NMOS器件及其形成方法。

背景技术

集成电路尤其是超大规模集成电路中的主要器件是金属氧化物半导体(Metal Oxide Semiconductor，简称MOS)。集成电路自发明以来，其在性能和功能上的进步是突飞猛进的，并且MOS器件的几何尺寸一直在不断缩小，目前其特征尺寸已经进入纳米尺度。

在MOS器件按比例缩小的过程中，漏极电压并不随之减小，这就导致源极、漏极间的沟道区电场的增大，在强电场作用下，电子在两次碰撞之间会加速到比热运动速度高出许多倍的速度，因此动能很大，这些电子被称为热电子，所述热电子会向栅介质层注入，从而引起热电子效应(hot electroneffect)。该效应属于器件的小尺寸效应，所述效应会引起栅电极电流和半导体衬底电流，影响器件和电路的可靠性。

上述热电子效应是影响MOS器件寿命(TTF)的一个关键因素：热电子效应越弱，器件寿命越长；反之，热电子效应越明显，器件寿命越短。为了提高MOS器件寿命，需要抑制热电子效应。对于NMOS器件，热电子效应尤为突出。因为NMOS的载流子是电子，而PMOS的载流子是空穴，与空穴比较，电子更容易跃过半导体衬底与栅介质层之间的界面势垒，从而使得电子更容易注入栅介质层，造成对栅介质层的伤害。

专利号为ZL02106726.0的中国专利中提供的一种具有口袋(pocket)掺杂结构的NMOS器件，一定程度上抑制了热电子效应。所述结构如图1所示，包括：提供半导体衬底001，在所述半导体衬底001上注入硼离子，形成P型阱002和沟道区(图中未标示)；在所述半导体衬底001表面上依次形成栅极介质层003和栅电极004，所述栅电极004两侧的半导体衬底为源区和漏区；在所述源区和漏区内注入铟离子，以形成口袋区域005；继续在所述源区和漏区内注入磷离子，形成轻掺杂区006；在栅介质层003和栅电极004的两侧形成侧壁007；最后，对所述源区和漏区进行深掺杂，以形成源极008和漏极009。

上述方案中，通过注入形成口袋区以以阻碍栅极下面沟道区的硼离子的分凝和扩散，以进一步地抑制热电子效应。但是该技术方案中铟离子体积较大，注入时对衬底的损伤较大。

现有技术还公开一种抑制热电子效应的方法，通过对NMOS器件掺杂铟离子和硼离子形成口袋结构进行改进，所述NMOS器件的饱和漏电流值的通常范围为0.49mA/μm～0.59mA/μm，对应的形成口袋结构的掺杂离子及剂量范围、形成轻掺杂区的掺杂离子及剂量范围分别为：铟离子剂量范围：3.5E13～5E13/cm²；硼离子剂量范围：2E13～6E13/cm²；磷离子剂量范围：3E14～5.5E14/cm²。

但是，上述工艺需要优化，以进一步提高器件寿命。

发明内容

本发明解决的问题是提供一种NMOS器件及其形成方法，以有效抑制热电子效应，提高器件的寿命。

为解决上述问题，本发明提供了一种NMOS器件的形成方法，所述方法包括：

提供半导体衬底；

在所述半导体衬底表面上依次形成栅极介质层和栅电极，其中，位于所述栅电极两侧的半导体衬底分别为源区和漏区；

在所述源区和漏区内依次注入铟离子与硼离子，形成口袋区域；

其中，所述铟离子掺杂剂量为0.5E13～2E13/cm²；所述硼离子掺杂剂量为0.5E13～4E13/cm²。

可选的，所述NMOS器件用于输入输出电路。

可选的，所述NMOS器件的饱和漏电流为0.49mA/μm～0.59mA/μm。

可选的，所述口袋区域形成中，铟离子的注入能量为50Kev～70Kev，硼离子的注入能量为7Kev～15Kev。

可选的，所述铟离子和硼离子的注入角度范围为：与垂直于半导体衬底表面的法线方向夹角0°～45°。

可选的，所述铟离子和硼离子的注入角度为：与垂直于半导体衬底表面的法线方向夹角30°。

可选的，所述NMOS形成方法还包括，在位于所述口袋区域上方的源区和漏区内注入磷离子，形成轻掺杂区。

可选的，所述轻掺杂区域形成中，磷离子的注入能量为10Kev～15Kev。

可选的，所述栅极介质层为二氧化硅。

本发明还提供一种由所述NMOS器件形成方法中的任一项所形成的NMOS器件。