[发明专利]静电放电测试方法

说明书

技术领域

本发明涉及静电放电测试技术，尤其是涉及半导体器件的静电放电测试方法。

背景技术

静电放电(Electro Static Discharge；ESD)是指具有不同静电电位的物体由于直接接触或静电感应所引起的物体之间静电电荷的转移。通常指在静电场的能量达到一定程度之后，击穿其间介质而进行放电的现象。静电放电发生时产生的瞬时电压可高达数千伏，通常会产生足够的热量熔化半导体内部的工作电路，从而引起即时的和不可逆转的损坏，这是我们所极力避免的。

因此，对半导体器件需要进行ESD测试。

目前ESD按不同的放电模式分类主要分为三大类型：人体放电模式(Human Body Model；HBM)、机器放电模式(Machine Model；MM)和元件充电模式(Charged Device Model；CDM)，其中人体放电模式是最普遍和标准的测试模式，其放电等效电路如图1所示。如图1所示，所述放电等效电路包括高压脉冲发生器10、充电电容C、电阻R、终端A和终端B，其中终端A为放电端，用于在测试时连接接受放电测试的引脚，终端B为接地端，用于在测试时连接接地的引脚。

对集成电路(IC)的每一个引脚而言，理论上都有同等几率的可能遭受静电放电，而且放电的回路在各种情况下都可能不同，积累的静电也可能是正的或负的。因此需要一个有效的组合去模拟IC在各种遭受静电放电的情况下进行ESD性能的评估。国际电子器件工程联合委员会(Joint Electronic Device Engineering Council；JEDEC)规定了HBM模式在测试中的引脚组合的各种情况，具体如表1所示。

如表1所示，在HBM测试模式中引脚组合的方式主要分为下面两种：一、电源引脚当接地引脚(接终端B)，剩下的引脚依次接受正负极性的放电测试(接终端A)。如果只有一组VDD电源引脚，分为ALL-VDD与ALL-VSS两种，即为电源引脚VDD和VSS两次测试中分别接地，其它不接地的所有引脚依次接受正负极性放电测试。如果有多组VDD电源，同理可以区别为ALL-VDD1、ALL-VDD2等，分别表示VDD1接地，VDD2接地等的情况。二、所有非电源引脚(Non-supply pins)依次接受正负极性的放电测试，剩下所有的非正在测的非电源引脚全部接地。将该种组合方式称之为IO-IO。

然而此种测试方式较适用于测试点较少的情况。以金属连线陶瓷双列直插式封装技术的测试板为例，目前通用的最高引脚数量为64个引脚，满足不了很多具有多于100个引脚的集成电路产品的要求。对于这种这部分多引脚(＞64)集成电路产品，在现有技术中则采用先将所述集成电路产品封装再进行成品测试的方法或者额外再配置一块与所述集成电路产品对应的专用的测试板，不仅耗费时间，且大大增加了成本。

发明内容

本发明的目的是在于提供一种静电放电测试方法，解决现有技术中对待测半导体器件的接触点的数量的限制、须额外再配置专用测试板导致耗费时间及增加成本的问题。

为解决上述问题，本发明提供了一种静电放电测试方法，包括：提供待测半导体器件，所述待测半导体器件包括输入输出接触点、电源接触点和接地接触点；将所述待测半导体器件上的所有输入输出接触点分为待测组和其他组，所述待测组的输入输出接触点与所述待测半导体器件上的电源接触点、接地接触点的总和小于一预设值；将所述待测半导体器件配置于提供的测试板的引脚框上，其中，将所述待测组的输入输出接触点和所述待测半导体器件上的电源接触点、接地接触点分别对应连接到所述测试板的引脚框的引脚上；将所述其他组的所有输入输出接触点以共地连接方式连接到所述测试板的引脚框的接地面上，将所述接地面连接至所述测试板的引脚框的公共引脚上；执行静电放电测试。

可选地，所述其他组的输入输出接触点与所述待测半导体器件上的电源接触点、接地接触点的总和小于所述预设值。

可选地，所述预设值对应于所述测试板的引脚框上的引脚数。

可选地，所述预设值为64，所述待测半导体器件上的输入输出接触点、电源接触点和接地接触点的总数要大于64。

可选地，所述测试板为双列直插式封装结构。

可选地，所述将待测半导体器件配置于测试板的引脚框具体是指将所述待测半导体器件以绝缘方式设置于所述测试板的引脚框的接地面上。

可选地，所述接地面为镀铜底面。