[发明专利]用于图形化基底上形成无空洞介质填充的方法

说明书

技术领域

本发明涉及在半导体材料上形成绝缘层的方法，尤其涉及在图形化基底上的介质填充。

背景技术

随着半导体技术的飞速发展，半导体器件特征尺寸的不断减小和器件密度的不断增加，相应的对芯片制造工艺提出了更高的要求，其中一个具有挑战性的难题就是绝缘介质在各个薄膜层之间均匀无孔的填充以提供充分有效的隔离保护，包括浅槽隔离(STI)，金属前绝缘层(PMD)，金属层间绝缘层(IMD)等等。高密度等离子体化学气相淀积(HDP CVD)工艺自20世纪90年代中期开始被先进的芯片工厂采用以来，以其卓越的填孔能力，稳定的淀积质量，可靠的电学特性等优点而迅速成为0.25微米以下先进工艺的主流。

在HDP CVD工艺问世之前，大多数芯片厂普遍采用等离子体增强化学气相沉积(PE CVD)进行绝缘介质填充。这种工艺对于大于0.8微米的间隙具有良好的填孔效果，然而对于小于0.8微米的间隙，用单步PE CVD工艺填充具有高的深宽比(定义为间隙的深度和宽度的比值，aspect ratio)的间隙时会在其中部产生夹断(pinch-off)和空洞(如图1所示)，这些夹断和空洞会吸收水气和杂质，最终导致隔离效果变差甚至失效。

HDP CVD工艺的突破创新之处就在于在同一个反应腔中同步地进行淀积和刻蚀的工艺。凭借其独特的在高密度等离子体反应腔中同步淀积和刻蚀绝缘介质的反应过程实现了在较低温度下对高深宽比间隙的优良填充，其所淀积的绝缘介质膜具有高密度，低杂质缺陷等优点，同时对硅片有优良的粘附能力。

随着半导体特征尺寸向65纳米乃至更精细的结构发展，对绝缘介质填充，特别是对浅槽隔离(STI)提出了更高的要求，个别器件的浅槽结构的深宽比达到了6∶1甚至更高，这对HDP CVD工艺是个巨大的挑战。

在现有HDP CVD工艺的基础上，通过选择合适的工艺参数，引入新的反应气体(如氦气、氢气等)以及新的填充流程等多种手段依然能较好的满足高深宽比的填充要求。Young Lee等人发表在NanoChipTechnology Journal 2004年第二期上的文章“Extending HDP-CVDGap-Fill to 90nm”表明通过降低反应腔压力和增加RF功率可以获得更高的离子比和离子驱动的方向性沉积，从而防止在沉积过程中产生夹断，他们的模拟结果表明采用这种方法可以将HDP CVD工艺拓展至90nm甚至65nm以下。美国专利No.6908862公开了一种HDP CVD沉积方法，采用沉积-刻蚀-钝化-沉积的过程进一步提高HDP CVD填充高深宽比间隙的能力。

然而，上述改进方法都是针对在填充过程中沟槽中部产生的夹断(pinch-off)和空洞问题，随着HDP CVD工艺在半导体制造领域应用范围的不断扩展，一个新发现的问题是：在使用HDP CVD填充大尺寸图形的沟槽时(图形所占的面积远大于沟槽所占的面积)，特别是在填充硅基液晶(LCOS)产品的Al薄膜图形的沟槽时，在图形边缘上方的介质层中会形成空洞(如图2(a)，(b)所示)，由此导致的结果是在后续的化学机械抛光(CMP)和刻蚀过程中Al薄膜图形的边缘因为被过度刻蚀而形成缺陷(如图3所示)。由于Al薄膜图形在LCOS产品中作为反射层，Al薄膜边缘较多的缺陷将严重影响LCOS产品的光学性能并降低产品良率(yield)。

发明内容

针对背景技术中的上述问题，本发明在一个实施例中提供了一种在图形化的基底上形成无空洞介质填充的方法，包括：在第一淀积过程中，在图形化的基底上淀积第一介质薄膜；在第二淀积过程中，激发混合气体产生高密度等离子体，在图形化的基底上淀积第二介质薄膜，其中，所述第一淀积过程采用等离子体增强化学气相沉积(PECVD)或者物理气相沉积(PVD)，所述第一介质薄膜的厚度大于小于

根据本发明的一个实施例，提供了一种用于在大尺寸Al薄膜图形的沟槽中形成介质填充的方法，包括：在第一淀积过程中，采用PECVD淀积一层厚度为的二氧化硅薄膜；在第二淀积过程中，采用HDPCVD淀积一层氟硅玻璃，其中，Al薄膜尺寸为5μm×5μm，图形间距，即沟槽的宽度，为0.5μm，所述沟槽的深宽比为1∶1，HDP CVD的淀积刻蚀比(DS ratio)为5。

根据本发明的另一个实施例，提供了一种硅基液晶(LCOS)，包括介质隔离的Al薄膜反射单元，所述介质隔离包括第一介质薄膜和第二介质薄膜，所述第一介质薄膜位于所述反射单元侧壁与第二介质薄膜中间，所述第一介质薄膜的厚度为所述第一介质薄膜用于防止所述第二介质薄膜中产生空洞。