[发明专利]金属栅电极和金属栅电极的制作方法

说明书

技术领域

本发明涉及半导体逻辑电路制造领域，特别涉及一种金属栅电极和金属栅电极的制作方法。

背景技术

目前，高介电常数绝缘材料和金属栅电极将被用于制造逻辑电路器件。

为了控制短沟道效应，更小尺寸器件要求进一步提高栅电极电容。这能够通过不断减薄栅氧化层的厚度而实现，但随之而来的是栅电极漏电流的提升。当二氧化硅作为栅氧化层，厚度低于5.0纳米时，漏电流就变得无法忍受了。解决上述问题的方法就是使用高介电常数绝缘材料取代二氧化硅，高介电常数绝缘材料可以为铪硅酸盐、铪硅氧氮化合物、铪氧化物等，介电常数一般都大于15，采用这种材料能够进一步提高栅电容，同时栅漏电流又能够得到明显的改善。对于相同的栅氧化层厚度，将高介电常数绝缘材料与金属栅电极搭配，其栅电极漏电流将减少几个指数量级，而且用金属栅电极取代多晶硅栅电极解决了高介电常数绝缘材料与多晶硅之间不兼容的问题。

现有技术中金属栅电极的形状有多种，包括垂直(vertical)栅电极、锥形(tapered)栅电极、倒梯形(reversed trapeziform)栅电极。上述形状的栅电极如图1所示。图1中高介电常数绝缘材料作为栅氧化层101，金属栅电极102位于栅氧化层101的上方。

以垂直栅电极为例，现有技术中利用后栅极(gate last)工艺制作垂直金属栅电极的方法，包括以下步骤：

步骤21、如图2a所示，在半导体衬底的有源区100上依次形成具有高介电常数的栅氧化层101，以及多晶硅栅极201。

步骤22、如图2b所示，在半导体衬底的有源区100上，未形成有栅氧化层101和多晶硅栅极201的位置沉积层间介质层(ILD)202，所述层间介质层202沉积的高度与多晶硅栅极201齐平。层间介质层的材料一般为氧化硅层。

步骤23、如图2c所示，将多晶硅栅极201从掩埋的层间介质层202中去除。一般采用湿法(wet clean)去除，具体采用硝酸和双氧水酸溶去除。

步骤24、如图2d所示，在原来形成多晶硅栅极201的位置，沉积形成金属栅电极的材料，沉积时该金属栅电极材料还会覆盖层间介质层202的表面，然后通过化学机械研磨(CMP)，对层间介质层202表面上的金属栅电极材料进行抛光，形成金属栅电极102。其中，作为金属栅电极的材料可以为钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)中的任意两种或者三种的组合。

至此，垂直金属栅电极制作完毕，锥形金属栅电极、倒梯形金属栅电极的制作过程都与上述步骤相同，只是对于不同形状的金属栅电极，进行步骤21时，形成多晶硅栅极的方法有些差异。例如，对于垂直金属栅电极，对多晶硅栅极刻蚀时，可以一步刻蚀直接形成矩形状栅电极，而对于锥形金属栅电极或倒梯形金属栅电极则需要分为几步刻蚀，才能形成所需要的栅电极形状。

垂直栅电极和锥形栅电极与接触孔(CT)的对准窗口都比较小，接触孔301位于金属栅电极102的上方，如图3所示。如果栅电极的顶部较窄，则后续制作CT时，CT较难与栅电极对准，也就是说对准窗口较小。而且在后栅极制造工艺中，在层间介质层中填充金属栅电极，如图2d所示，所述形状的金属栅电极上口较小，所以在层间介质层中难以填充。

倒梯形栅电极虽然顶部CD较大，与CT容易对准，但是很难精确的控制梯形角度，均匀性差，从而会影响栅电极的开启电压的均匀性与连贯性，使得形成的电路器件具有较差的电性。

发明内容

有鉴于此，本发明解决的技术问题是：增大金属栅电极与接触孔的对准窗口，更容易在层间介质层中填充金属栅电极材料，而且使得电路器件具有较好的电性。

为解决上述技术问题，本发明的技术方案具体是这样实现的：

本发明公开了一种金属栅电极的制作方法，该方法包括：

在半导体衬底的有源区上依次形成栅氧化层和“T”形结构物质；

在半导体衬底的有源区上，未形成有所述栅氧化层和“T”形结构物质的位置沉积层间介质层，所述层间介质层的高度与“T”形结构物质齐平；

将所述“T”形结构物质去除；

在去除“T”形结构物质的位置沉积形成“T”形金属栅电极。

所述“T”形结构物质为多晶硅栅极或氮化物栅极。

所述“T”形多晶硅栅极的制作方法包括：

在栅氧化层的表面沉积多晶硅层，在所述多晶硅层表面涂布光阻胶层，曝光显影图案化所述光阻胶层，定义“T”形多晶硅栅电极中的“一”部分的宽度；