[发明专利]提高多晶硅栅制作工艺中对准性能的方法

说明书

技术领域

本发明涉及半导体器件及制作领域，尤其涉及提高多晶硅栅制作工艺中对准性能的方法。

背景技术

随着半导体工艺的发展，半导体芯片的面积越来越小，芯片内的线宽也不断缩小，因此半导体工艺能力受到的考验也越来越大，工艺的精准度与工艺变异的控制也变得更加重要。在制造半导体芯片的工艺中，最重要的工艺过程就是光刻，所述光刻即是通过对准、曝光、蚀刻等一系列步骤将掩膜图形转移到晶圆上的工艺过程，因此光刻工艺的质量会直接影响到最终形成芯片的性能。

在光刻过程中，为使掩膜图案正确转移到晶圆上，关键的步骤是将掩膜与晶圆对准，即计算掩膜相对于晶圆的位置，以满足光刻精度的要求。当特征尺寸越来越小时，对光刻精度的要求以及由此产生的对对准精度的要求也越来越高。

为了能够作到对准的效果，如图1所示，在进行光刻工艺前均会先在晶圆10中蚀刻出一些图案，作为零对准标记(Zero Mark)12，在后续每一次进行光刻胶曝光前，需要使用零对准标记进行掩膜与晶圆的对准。

对于电可擦可编程只读存储器(Electrically Erasable Programmable ReadOnly Memory；EEPROM)来说，在多晶硅栅的制作过程中，经常发生无法辨别位于晶圆上的零对准标记，导致晶圆被退回，或者零对准标记比较模糊，虽然没有被退回，然而在制作工艺中，也很难与掩膜版上的零对准标记完全对准，导致对准的精确度下降的情况发生。

发明内容

本发明解决的问题是提供一种提高多晶硅栅制作工艺中对准性能的方法，用以提高多晶硅制作工艺中的对准精确度。

为解决上述问题，本发明提供一种提高多晶硅栅制作工艺中对准性能的方法，包括：提供半导体衬底，所述的半导体衬底上具有零对准标记，栅氧化层以及用于制作多晶硅栅极的多晶硅层；在所述多晶硅层上形成掩膜图案，所述掩膜图案的开口与零对准标记对应；依次刻蚀所述多晶硅层、栅氧化层至零对准标记；去除所述掩膜图案；将所述半导体衬底的零对准标记与制作多晶硅栅的掩膜版上的对准标记进行对准。

与现有技术相比，上述方案具有以下优点：

本发明所述提高多晶硅栅制作工艺中对准性能的方法，在进行多晶硅栅极制作的对准之前，先通过刻蚀工艺将所述的半导体衬底上的零对准标记暴露出来，随后再进行半导体衬底与制作多晶硅栅的掩膜版的对准工艺，避免了零对准标记不清晰，无法完全对准的现象，提高了对准的精确度，从而提高了产品的良率。

附图说明

图1是现有零对准标记的示意图；

图2是现有技术各个工艺步骤中零对准标记的对准质量；

图3是本发明形提高多晶硅栅制作工艺中对准性能的方法的具体实施方式流程图；

图4至图8是本发明形提高多晶硅栅制作工艺中对准性能的方法的示意图；

图9是本发明各个工艺步骤中零对准标记的对准质量。

具体实施方式

本发明的发明人研究发现，在半导体器件的制作工艺中，只有在形成多晶硅栅的工艺中半导体衬底上的零对准标记不清晰，因此，对准的准确率很低，参考附图2所示，为各个工艺步骤中零对准标记的对准质量，图中的横坐标表示各个不同步骤中零对准标记的对准质量，图中的AA表示有源区制作工艺，P1表示本实施例所述的多晶硅栅极制作工艺，P2表示形成控制栅后的多晶硅栅制作工艺，CT表示contact的制作工艺，M1表示第一层金属互连线的制作工艺，V1表示第一互连线上第一介质层的制作工艺，M2表示第二层金属互连线的制作工艺，V2表示第二互连线上第二介质层的制作工艺，M3表示第三层金属互连线的制作工艺，V3表示第三互连线上第三介质层的制作工艺，纵坐标表示零对准标记的质量，所述数据是采用如下方式获得的：通过扫描设备扫描晶圆的零对准标记；通过仪器将扫描设备获取的信号转换为数字信号；将探测到的零对准标记的信号强度与设定的基准值比较，获取的数值即为对应工艺步骤的零对准标记质量，因此，其通常为一个百分比值，如附图中40即代表40％。从图2中可以看出，形成多晶硅栅的工艺中对准的准确率最低。

因此，本实施例提供一种提高多晶硅栅制作工艺中对准性能的方法，提高了对准的精确度。

下面结合附图对本发明的具体实施方式做详细的说明。

图3是本发明提高多晶硅栅制作工艺中对准性能的方法的具体实施方式流程图，所述方法包括：