[发明专利]锁相环的锁定探测器及其探测方法

说明书

技术领域

本发明涉及一种锁相环电路，尤其涉及一种锁相环的锁定探测器；此外，本 发明还涉及上述锁相环的锁定探测器的探测方法。

背景技术

锁相环的英文全称是Phase-Locked Loop，简称PLL。锁相环电路是一种反馈 电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。因锁相环可以实 现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电 路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出 频率信号与输入频率信号保持固定的相位差值，即输出电压与输入电压的相位被 锁住。Charge-Pump Phase Lock Loop(CP-PLL)作为PLL的一种，其基本电路如 图1所示。

鉴频鉴相器(PFD)通过比较参考时钟Fin与VCO经分频后产生的反馈时钟 Fdiv的相位差产生输出控制信号UP和DN去控制电荷泵(CP)上/下电流源的开 关，CP在UP和DN信号的控制下对低通滤波器(LPF)进行冲/放电，从而产生 一个合适的电压控制压控振荡器(VCO)产生一个具有合适的输出频率的信号， 使其经过分频器(Divider)分频后得到的信号Fdiv与参考时钟Fref既同频率 又同相位。通过这样一个反馈环路，PLL可以通过实时的调整VCO的频率来克服 各种扰动和噪声的影响，使得VCO可以输出一个稳定和期望的频率信号。

在理想情况下，UP/DN信号的脉冲宽度取决于Fin和Fdiv的相位差，当Fin 与Fdiv拥有相同的频率和相位的时候，UP/DN信号将始终保持逻辑“0”，以便 将CP的上/下两路电流源同时关闭，保持VCO的控制电压稳定。在现实中，由于 CP的上下电流源开启存在一定的建立时间，使得当Fin和Fdiv的相位相差小到 一定程度的时候，CP的上/下电流源无法及时开启，从而使得CP无法正确的泵 出或泵入所需的电流，造成PLL此时对Fi n和Fdiv之间较小的相位差无法响应， Fin和Fdiv之间的相位误差就会不断的积累起来。当累积的相位误差与CP电流 源的建立时间可以比拟时，CP将开始正常工作调整VCO的控制电压来消除累积 的相位差，当累计的相位差再次小于CP上/下电流源的建立时间的时候，CP将 再一次丧失实时响应Fin和Fdiv之间的相位差的能力，直到再一次累积的相位 差达到与CP电流源的建立时间可以比拟时，CP才会重新启动。这个现象称之为 “死区”，会直接在PLL的输出信号频谱中引入能量较大的频率杂散(spur)，对 于那些对输出信号频谱纯度要求较高的应用来说，spur的出现将变得不可接受。

为了解决这一问题，在实际应用中，通常会让UP/DN信号在Fref和Fdiv 之间没有相位差时仍同时保持逻辑“1”一段时间(这段时间我们称之为“消除 死区脉宽”)，令CP上/下电流源提前开通，从而可以避开电流源建立时间的困扰， 迅速的根据UP/DN信号泵出/入电流，使得PLL可以随时对任何微小的相位差做 出及时的反应。

发明内容

本发明所要解决的技术问题是：提供一种锁相环的锁定探测器，可实现锁定 探测电路应用上的巨大灵活性和可移植性。

另外，本发明还提供上述锁相环的锁定探测器的锁定探测方法。

为解决上述技术问题，本发明采用如下技术方案：

一种锁相环的锁定探测器，所述锁相环PLL包括鉴频鉴相器PFD、电荷泵CP、 低通滤波器LPF、压控振荡器VCO、分频器Divider；

鉴频鉴相器PFD通过比较参考时钟Fin与VCO经分频后产生的反馈时钟Fdiv 的相位差产生输出控制信号UP、控制信号DN去控制电荷泵CP上/下电流源的开 关；

使UP、DN信号在Fref和Fdiv之间没有相位差时仍同时保持逻辑“1”一设 定时间；

所述锁定探测器包括异或门、与门、充电单元、第一触发器；

作为本发明的一种优选方案，充电单元由一个充电电阻R和一个充电电容C 构成。

所述异或门采集控制信号UP、控制信号DN中的一个信号为逻辑“1”时的 维持时间；当UP或DN其中一个信号为高电平、另一个为低电平时，异或门输出 高电平，从而驱动其后面的充电电阻R对充电电容C进行充电；这一充电过程将 一直维持到当UP和DN信号同时为逻辑“1”时为止；