[发明专利]锁相环的锁定探测器及其探测方法

权利要求书

1.一种锁相环的锁定探测器，其特征在于：所述锁相环PLL包括鉴频鉴相器PFD、电荷泵CP、低通滤波器LPF、压控振荡器VCO、分频器Divider；

鉴频鉴相器PFD通过比较参考时钟Fin与VCO经分频后产生的反馈时钟Fdiv的相位差产生输出控制信号UP、控制信号DN去控制电荷泵CP上/下电流源的开关；

使UP、DN信号在Fref和Fdiv之间没有相位差时仍同时保持逻辑“1”一设定时间；

所述锁定探测器包括异或门、与门、充电电阻、充电电容、第一触发器；

所述异或门采集控制信号UP、控制信号DN中的一个信号为逻辑“1”时的维持时间；当UP或DN其中一个信号为高电平、另一个为低电平时，异或门输出高电平，从而驱动其后面的充电电阻R对充电电容C进行充电；这一充电过程将一直维持到当UP和DN信号同时为逻辑“1”时为止；

与门产生一时钟上升沿驱动第一触发器采样充电电容C上的电平以判断Fref和Fdiv之间的相位差是否足够小；

若第一触发器进行采样时，充电电容C上极板的电平若高于第一触发器的门阈值电压，则Fref与Fdiv之间的相位差较大，判断PLL处于失锁状态；

若第一触发器进行采样时，充电电容C上极板的电平若低于第一触发器的门阈值电压，则Fref与Fdiv之间的相位差较小，判断PLL处于锁定状态；

其中，通过设定不同的时间常数R×C来定义认定PLL锁定时Fref与Fdiv之间相位差的阈值；R×C越大判定PLL锁定时允许的Fref与Fdiv之间相位差就越大；R×C越小判定PLL锁定时允许的Fref与Fdiv之间相位差就越小；

上述锁定过程的判定条件用下面的公式表示：

其中，Vdd为电源电压，R、C分别为锁定检测电路中的R、C取值，t_window为判定PLL处于锁定状态的相位差的阈值窗口，这里用Fref与Fdiv之间的延时来表示相位差，V_{th_DFF}为DFF的门阈值电压。 

2.根据权利要求1所述的锁相环的锁定探测器，其特征在于：

所述第一触发器为D触发器；

若Fref与Fdiv之间的相位差较大，异或门输出高电平的时间即会较长，电容将得到充分的充电；当第一触发器进行采样时，充电电容C上极板的电平若高于第一触发器的门阈值电压，第一触发器的QN端将输出逻辑“0”，表明Fref和Fdiv之间存在较大的相位差，判断PLL处于失锁状态；

若Fref与Fdiv之间的相位差较小，异或门输出高电平的时间即会较短，电容来不及被充分充电；在第一触发器进行采样时，充电电容C上极板的电平若低于第一触发器的门阈值电压，第一触发器的QN端将输出逻辑“1”，表明Fref和Fdiv之间存在较小的相位差，判断PLL处于锁定状态。

3.根据权利要求1或2所述的锁相环的锁定探测器，其特征在于：

所述充电电阻为开关电阻阵列，所述充电电容为开关电容阵列。