[发明专利]一种高线性度折叠混频器有效

专利信息
申请号: 200910183919.8 申请日: 2009-08-12
公开(公告)号: CN101662261A 公开(公告)日: 2010-03-03
发明(设计)人: 吴建辉;陈超;赵文遐;丁国华;李红;张萌 申请(专利权)人: 东南大学;无锡硅动力微电子股份有限公司
主分类号: H03D7/00 分类号: H03D7/00;H04B1/16
代理公司: 无锡市大为专利商标事务所 代理人: 曹祖良
地址: 21008*** 国省代码: 江苏;32
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摘要:
搜索关键词: 一种 线性 折叠 混频器
【说明书】:

技术领域

发明涉及一种高线性度折叠混频器,尤其是一种高线性度差分跨导级电 路。

背景技术

无线接收机前端在本质上主要完成频率变换的功能,接收机模拟前端将接 受到的射频信号转换为低频信号,这一频率转换功能就是由混频器完成的。混 频器是衔接射频前端和基带的纽带,混频器之前是射频滤波器、低噪放等射频 前端模块,后面是中频滤波器、可变增益放大器等模块。由于基带模块可以采 用基于运放的反馈电路构建,因此线性度有很大的保障。整个数据链路的线性 度主要由射频前端决定。而混频器位于射频前端最后一级,根据线性度级联原 理,后级模块的线性度对整个级联系统的影响最大。因此混频器的线性度对整 个接收机的影响最大。尽量提高混频器的线性度才可以保障整个接收机所需的 线性度指标。

混频器的核心电路通常由一组交叉耦合的开关级构成,传统的混频器设计 大多采用吉尔伯特单元,这种吉尔伯特混频器具有适中的增益、适中的线性度 和较大的噪声系数(因为流过开关管的电流较大,增加了闪烁噪声)。由于其比 较均衡的性能,近数十年来一直成为混频器设计的经典结构被广为使用。但是 吉尔伯特单元因为从电源到地叠加了超过4层MOS管或电阻、很难应用于逐渐 成为主流的深亚微米工艺,如0.18μm以下的集成电路工艺。为解决这种问题, 设计人员开始倾向于使用折叠式混频器。如图1所示,折叠式混频器由跨导放 大级和混频核心电路级联构成。将双平衡混频核心电路折叠到跨导级的一边。 这样做的优点在于从电源到低叠加的MOS管数目不超过3个,解决了低电源电 压对电路工作状态的限制。折叠式混频器的另一个优点是跨导级和开关级电流 可以分开偏置,混频器的闪烁噪声和流过开关管的电流成正比。通过减小折叠 式混频器开关级偏置电流可以起到减小混频器闪烁噪声的目的。

折叠式混频器的主要缺点在于其线性度通常不高,其主要原因在于折叠式 混频器所采用的级联结构。混频核心电路结构一般是固定的,其IIP3的值通常 在数个dBm左右,如果跨导级的线性度不高,最终会导致整个折叠混频器的线 性度恶化。由于这个原因,折叠式混频器的线性度通常在0dBm或者以下。

以电流源为跨导级负载的折叠式混频器被广泛应用于不同用途商用芯片 中,这种混频器不但面临着线性度不高的困难,同时要达到需要的增益往往需 要过大的偏置电流,这主要是因为跨导管产生的放大电流有一部分被电流源负 载吸收,进入混频器核心电路的电流被减小了。

发明内容

本发明的目的是克服现有技术中存在的不足,解决折叠式混频器增益效率 不高和线性度偏低的缺点,提供一种高线性度折叠式混频器,可以应用于深亚 微米工艺、高频通信集成电路中。

按照本发明提供的技术方案,一种高线性度折叠混频器,包括跨导级和混 频核心电路,所述跨导级为高线性度跨导级电路,与所述混频核心电路级联;

所述高线性度跨导级电路包括,第一NMOS管和第二NMOS管,第五NMOS 管和第六NMOS管,第三PMOS管和第四PMOS管,第七PMOS管和第八PMOS 管分别构成双管跨导单元;每个双管跨导单元的两管的源端相连,两管的漏端 也相连;

所述第一NMOS管、第二NMOS管、第五NMOS管、第六NMOS管的栅 极与射频信号连接,第三PMOS管、第四PMOS管、第七PMOS管、第八PMOS 管的栅极通过电容与射频信号连接;其中,第一NMOS管、第二NMOS管、第 三PMOS管和第四PMOS管接射频信号正极,第五NMOS管、第六NMOS管、 第七PMOS管和第八PMOS管接射频信号负极;第一NMOS管和第六NMOS 管接第一偏置电压,第二NMOS管和第五NMOS管接第二偏置电压,第三PMOS 管和第七PMOS管接第三偏置电压,第四PMOS管和第八PMOS管接第四偏置 电压;通过调节双管跨导单元的两管工作在不同偏置电压可得到具有很小三阶 非线性失真特性的跨导单元;所述混频核心电路包括开关级电路和负载级电路, 开关级电路将跨导级电路产生的差分电流按本振频率切换方向,在负载级电路 经滤除多余频谱成分形成最终混频输出。

所述开关级电路包括4个PMOS管,其中第九PMOS管、第十PMOS管的 栅极分别接本振信号负极和本振信号正极,第九PMOS管、第十PMOS管的共 源端接第三PMOS管、第四PMOS管的漏端;

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