[发明专利]非易失性存储单元及非易失性存储器的布局

说明书

技术领域

本发明涉及一种半导体元件及其布局结构，且特别是涉及一种非易失性存储单元及非易失性存储器的布局。

背景技术

非易失性存储器(Non-Volatile Memory，NVM)元件具有存入元件中的数据不会因为电源供应的中断而消失的特性，因而成为目前普遍被用来储存数据的存储器元件之一。

依据存储器的读写次数的限制，非易失性存储器可区分为：具有可重复读写的功能的多次可程式化存储器(multi-time programmable memory，MTP memory)以及仅能提供单次的数据写入的单次可程式化存储器(one-time programmable memory，OTP memory)两种。另外，若从元件结构上来区分，主要又可分为：双层多晶硅(double-poly)非易失性存储器以及单层多晶硅(single-poly)非易失性存储器。

由于非易失性存储器可与一般互补式金属氧化半导体(Complementary Metal Oxide Semiconductor，CMOS)工艺相容，因此常被应用在嵌入式存储器(embedded memory)领域。然而，在先进逻辑工艺中，使用双层多晶硅非易失性存储器作為嵌入式存储器的工艺复杂且成本高，元件良率也不佳。因此，在先进逻辑工艺中，单层多晶硅非易失性存储器具有一定优势并被视为下一代相当具有竞争优势的存储器元件。

图1为已知一种单层多晶硅多次可程式化非易失性存储器布局的局部俯视示意图。

请参照图1，半导体基底100中设置有P型阱区112与N型阱区114，且这些阱区之间设置有隔离结构160。已知的单层多晶硅多次可程式化非易失性存储器具有多个存储单元110，而每一个存储单元110是由位于P型阱区112的一个晶体管120和位于N型阱区114的一个电容器140所组成。其中，晶体管120是以多晶硅层g1作为栅极，以及在多晶硅层g1(栅极)两侧的P型阱区112中设有两个离子掺杂区以分别作为源极S与漏极D。电容器140则是在N型阱区114中设有离子掺杂区以作为存储器单元110的控制栅极(Control Gate)CG，以及在N型阱区114上方设置有多晶硅层g2以作为电容器140的电极。上述的晶体管120的栅极与电容器140的电极为电性连接而形成浮置栅极(Floating Gate)FG，且浮置栅极FG为垂直设置于P型阱区112与N型阱区114上方，且延伸设置于部分隔离结构160上方。

已知非易失性存储器中的多个存储单元110配置成阵列排列，且以在X方向上依序排列的多个晶体管120以及相邻的在X方向上依序排列的多个电容器140为重复单元。另外，多条字线(Word Line)WL沿X方向延伸并在Y方向上相互平行地排列，且每一条字线WL耦接X方向上的各电容器140的控制栅极CG。多条位线(Bit Line)BL沿Y方向延伸并在X上方向上相互平行地排列，且与字线WL垂直交错，每一条位线BL耦接Y方向上的各晶体管120的漏极D。

如图1所示，已知非易失性存储器的布局是以一个电容器140与两个晶体管120为最小存储单元尺寸，其布局设计为利用一条字线WL控制两条位线BL。

然而，现今存储器元件的发展趋势是朝向高存储器密度而存储器的程序化速度(programming speed)亦希望逐渐提高。因此，如何能达到上述的目标，将是存储器元件发展上极为重要的课题之一。

发明内容

本发明的目的就是在提供一种非易失性存储单元，其可相对降低通过隔离结构转角产生的漏电流，且电容器可具有较高的耦合效应。

本发明的另一目的是提供一种非易失性存储器的布局，除了可相对降低通过隔离结构转角产生的漏电流，以及提高电容器的耦合效应外，还可提高存储器元件的程式化操作的速度，以及增进元件密度。