[发明专利]封装工艺及封装结构

说明书

技术领域

本发明涉及一种封装工艺及封装结构，且特别是涉及一种将大芯片配置于小芯片上的封装工艺及封装结构。

背景技术

在现今的资讯社会中，使用者均追求高速度、高品质、多功能性的电子产品。就产品外观而言，电子产品的设计是朝向轻、薄、短、小的趋势迈进。因此，电子封装技术发展出诸如堆叠式芯片封装等多芯片封装技术。

堆叠式芯片封装利用垂直堆叠的方式将多个芯片封装于同一封装结构中，如此可提升封装密度以使封装体小型化，且可利用立体堆叠的方式缩短芯片之间的信号传输的路径长度，以提升芯片之间信号传输的速度，并可将不同功能的芯片组合于同一封装体中。

已知的堆叠式芯片封装的制作方法是先将多个倒装芯片接合至晶片上，然后沿这些芯片之间的间隙切割晶片，以形成多个芯片堆叠结构，之后再将芯片堆叠结构配置于线路板上并在线路板上形成封装胶体，以保护芯片堆叠结构。

由于已知的堆叠式芯片封装的制作方法是通过切割晶片的方式来形成多个芯片堆叠结构，因此，在芯片堆叠结构中，由切割晶片所形成的芯片的尺寸势必大于接合至晶片上的倒装芯片的尺寸。因此，已知的堆叠式芯片封装的制作方法只能形成将小尺寸芯片配置于大尺寸芯片上的封装结构。

此外，已知技术为减少堆叠式芯片封装的整体厚度，会在将倒装芯片接合至晶片上之前，先研磨晶片，以减少晶片的厚度。然而，目前倒装接合技术仍有工艺能力上的极限值，因此，当所使用的晶片厚度小于其工艺能力的极限值时，在进行倒装接合的过程中，容易发生破片的情形，以致于工艺良率降低。此外，厚度小的晶片在切割工艺中容易破裂，以致于工艺良率降低。

发明内容

本发明提供一种封装工艺，可制作由各种尺寸的芯片相互堆叠而成的封装结构，且工艺良率高。

本发明提供一种封装结构，其将大尺寸芯片配置于小尺寸芯片上。

为具体描述本发明的内容，在此提出一种封装工艺如下所述。首先，提供承载板，承载板上配置有粘着层。接着，将多个第一半导体元件配置于粘着层上，且第一半导体元件彼此分离并分别透过粘着层固定于承载板上。然后，在承载板上形成第一封装胶体，第一封装胶体覆盖第一半导体元件的侧壁并填满第一半导体元件之间的间隙，以使第一半导体元件与第一封装胶体形成芯片阵列板。之后，将多个第二半导体元件分别倒装接合至第一半导体元件上。接着，在芯片阵列板上形成第二封装胶体，第二封装胶体至少覆盖第二半导体元件的侧壁并填满第二半导体元件之间的间隙。然后，分离芯片阵列板与粘着层。之后，沿着第二半导体元件之间的间隙切割第二封装胶体与第一封装胶体，以形成多个芯片封装单元。

在本发明的实施例中，上述的第一半导体元件具有多个直通硅晶穿孔结构，且封装工艺还包括在形成芯片阵列板之后，研磨芯片阵列板，以薄化芯片阵列板并露出第一半导体元件的直通硅晶穿孔结构的端面。

在本发明的实施例中，上述的研磨芯片阵列板的方法包括研磨芯片阵列板直到芯片阵列板的厚度实质上小于或等于4密尔。

在本发明的实施例中，上述的封装工艺还包括在形成芯片阵列板之后，在第一半导体元件上分别形成多个彼此分离的第一底胶，其中各第一底胶覆盖对应的第一半导体元件以及第一封装胶体的围绕对应的第一半导体元件的部分，且在将第二半导体元件分别倒装接合至第一半导体元件上时，各第二半导体元件的多个导电凸块通过对应的第一底胶而与对应的第一半导体元件接合。

在本发明的实施例中，上述的封装工艺还包括将芯片封装单元配置于线路基板上，以使第一半导体元件电性与结构性连接线路基板。

在本发明的实施例中，上述的封装工艺还包括在线路基板上形成第二底胶，以使第二底胶位于芯片封装单元的第一半导体元件与线路基板之间并包覆第一半导体元件的多个导电凸块。

在本发明的实施例中，上述的封装工艺还包括在线路基板上形成第三封装胶体，第三封装胶体至少覆盖芯片封装单元的侧壁。

为具体描述本发明的内容，在此提出一种封装结构包括第一半导体元件、第一封装胶体、第二半导体元件以及第二封装胶体。第一封装胶体包覆第一半导体元件的侧壁。第二半导体元件配置于第一半导体元件与部分第一封装胶体上，且第二半导体元件的尺寸大于第一半导体元件的尺寸。第二封装胶体至少覆盖第二半导体元件的侧壁以及第一封装胶体，其中第一封装胶体与第二封装胶体为各自成型。

在本发明的实施例中，上述的第一封装胶体的侧壁切齐于第二封装胶体的侧壁。

在本发明的实施例中，上述的第一封装胶体的朝向第二半导体元件的第一顶面切齐于第一半导体元件的朝向第二半导体元件的第二顶面。