[发明专利]半导体芯片及半导体晶片

说明书

技术领域

本发明涉及半导体芯片、半导体晶片以及用于制造半导体芯片的晶片划片方法。 

背景技术

与本发明相关地，JP-A No.2007-067372公开了一种用于半导体器件的技术，其中，在元件形成区与划线区之间提供有整个地围绕元件形成区的密封环，以防止由于对半导体晶片进行划片而引起的破裂到达元件形成区的内部。围绕元件形成区、沿其边界设置有旨在防止水渗入元件形成区中的密封环。 

在另一与本发明相关的技术中，JP-A.56(1981)-140626公开了一种用于半导体晶片的技术，其中，在划线区中设置有用于定位元件形成区的、诸如十字标记这样的掩模对准图案(对准标记)。 

图11是示出放大形式的半导体晶片中的对准标记及其附近的示意性平面图。图12是沿着图11中的线XII-XII截取的截面图，其示出了半导体晶片的层叠结构。 

半导体晶片112具有布置成特定图案的矩形元件形成区20以及位于元件形成区20之间的划线区30。密封环区25位于元件形成区20与划线区30之间。 

对准标记40，具有金属膜(铝等)的十字形标记，位于划线区30交会的交叉区中。 

如图12中所示，在元件形成区20和划线区30中，在基板16上 

层压有层间介电膜22。元件形成区20包括具有通过构图而制成的金属 

布线210的内部电路区和I/O(输入/输出)区。 

阻挡膜23位于每一层层间介电膜22的上面上。 

密封环区25是其中通过连接环状衬垫211和密封壁24而形成用于围绕元件形成区20的密封环251的区域。 

构成密封环251的环状衬垫211位于与元件形成区20内的金属布线210相同的层中，形成围绕元件形成区20的边界的、像矩形框一样的带状。堆叠的环状衬垫211通过密封壁24彼此相连，所述密封壁24相类似地围绕元件形成区20。 

划线区30、元件形成区20和密封环区25的上表面由透明的表面保护膜42所覆盖。 

发明内容

在将半导体晶片划片成半导体芯片的划片工艺中，元件形成区通过在划线区中进行切割而被彼此分离成片。 

在该工艺中，由于切割而产生的冲击会引起半导体晶片中的层间介电膜和诸如对准标记金属层剥离、破碎或裂开(下文中将这样的损坏总体称为“破裂”)。 

破裂将会毁坏密封环并且使水渗入元件形成区或毁坏元件形成区，从而导致半导体芯片的电特性的劣化。 

另外，破裂不仅会发生在半导体晶片划片工艺中而且还会发生在运送或处理作为分立片的半导体芯片的工艺中。在后面的工艺中，由 于应力集中而引起的破裂易于发生在半导体芯片拐角区域中。 

另一方面，近年来，存在对更小的元件形成区以及更高的半导体晶片的利用效率，即，元件形成区的面积比例增加的持续增长的需求。这意味着变得更加难以围绕元件形成区提供足够宽的密封环区或扩宽划线区，以在划片线与密封环区之间得到足够的间隙。 

例如，在JP-A No.2007-067372中所说明的半导体晶片中，从元件形成区径向地沿着密封环区的内部来布置像肋板一样的辅助部，以增强密封环并且防止破裂扩展到元件形成区中。然而，这样的辅助部的存在意味着划线区宽度增加了辅助部长度，从而致使半导体晶片的利用效率降低。 

如上所述，期望防止划线区中的破裂扩展到半导体晶片的元件形成区中，同时确保晶片的高效使用。 

根据本发明的一方面，半导体芯片包括元件形成区，其形成在基板上；以及划线区，其围绕所述元件形成区，形成在基板上，其中，所述元件形成区和所述划线区包括在所述基板上层压的多个层间介电膜，并且在所述半导体芯片的至少一个拐角区域中的划线区中，局部地提供由多个拐角衬垫和互连所述拐角衬垫的通孔构成的结构，所述多个拐角衬垫在层压方向上垂直地夹持所述多个层间介电膜中的至少一个。 

这里，元件形成区表示半导体芯片的其中形成有内部电路的区域。划线区表示围绕元件形成区的区域并且包括半导体芯片的拐角区域。半导体芯片的拐角区域表示包括半导体芯片的拐角并且具有给定扩展的区域。 

“在半导体芯片的至少一个拐角区域中的划线区中局部地提供 (结构)”这一表述意指排除了结构在整个划线区上伸展或者在两个或更多个拐角区域上连续伸展的可能性。 

换言之，该结构可以在一个拐角区域的全部或部分上伸展或者在两个或更多个拐角区域的全部或部分上伸展。