[发明专利]相移光刻掩模的设计和布局

说明书

本专利申请是下列专利申请的分案申请：

申请号：02811551.1

申请日：2002年6月7日

发明名称：相移光刻掩模的设计和布局

技术领域

本发明涉及使用光刻掩模来制造诸如集成电路的物体的小尺寸图形。具 体上，本发明涉及用于集成电路和类似的物体的复杂布局的相移掩模。

背景技术

相移掩模(phase shift masking)已经被应用来建立在集成电路中的小尺 寸图形(features)。典型地，所述图形已经局限于具有小的临界尺寸的设计的 所选择器件。例如，参见美国专利第5,766,806号。

虽然在集成电路中的小尺寸图形的制造已经带来了改进的速度和性能， 但是期望在这样的器件的制造中更为广泛地使用相移掩模。但是，相移掩模 对更复杂的设计的扩展导致掩模布局问题的复杂性的大的增加。例如，当在 密集的设计上安排相移窗口时，将发生相位冲突。一种相位冲突是在下述的 布局中的位置，在所述位置上，两个具有相同相位的相移窗口与要由掩模暴 露的图形接近地布置，诸如通过叠加相移窗口以实现在暴露图案中的相邻的 线。如果相移窗口具有相同的相位，则它们不导致建立期望的图形所需要的 光学干扰。因此必须防止相位冲突的相移窗口的粗心大意的布局接近要在由 掩模限定的层中形成的图形。

在单个集成电路的设计中，可能布置几百万个图形。用于在这样大数量 的图形上的重复操作的数据处理资源的负担会很大，并且在一些情况下使得 所述重复操作不实用。对于其中通过相移来实现大量布局的电路，相移窗口 的布局和向这样的窗口分配相移值是使用现有技术不实用的这样的重复操 作。

因为这些和其他的复杂性，用于复杂设计的相移掩模技术的实现需要改 进设计相移掩模的手段。

发明内容

一种用于限定全相位布局的方法得到说明，所述全相位布局用于限定在 集成电路(IC)中的材料层。在全相位布局中，使用相移来限定诸如多晶硅 层的材料层的基本上所有图形。通过使用相移来限定图形，所述层的大部分 可以由子波长图形构成。例如，如果使用λ＝193nm的分档器，则比λ在尺 寸上小得多的图形难于不使用相移而在最后的IC上被制造。通过向布置、整 形和向移相器分配相位提供系统的手段，所述方法可以产生高质量的布局， 所述布局可以被产生作为光刻掩模。那些掩模可以继而被用于产生IC的层。

对于诸如集成电路的多晶硅(或栅极)层的给定图案，可以识别图形。 通过在图形周围生长一个区域——除了图形的端盖，可以限定最大的移相器 区域。最大的移相器区域对应于这样的空间，其中移相器被按照期望布置以 限定图形。移相器形状可以随后被布置为靠着图形的边。移相器形状彼此分 开布置，以留有空间，在此空间中可能需要在不同移相器之间的切口或开口。 间隔要求与用于最小间隔和边长度的设计规则相关，并且可以对于诸如外角 和内角的不同类型的情况不同。

在一些实施例中，移相器形状是叠加在矩形上的梯形。这个形状被设计 为允许具有切口，所述切口在顶部具有方形凹口，因此避免了尖角，所述尖 角可能在掩模中难于被制造。

在一些实施例中，然后精制(refine)移相器形状，以填充在最大移相器区 域中的某个开口区域。

接着，在不同移相器形状之间的相位相关性与成本一起被确定。这是重 要的，因为存在用于交替孔径相移掩模的特定要求，例如，在图形的相对边 的移相器具有相反的相位。但是，可能存在应当考虑的相位冲突之外的另外 的考虑。例如，如何期望或不期望将两个移相器在内角、外角、沿着三个边 等具有相同的相位。其他的标准可能包括多层相关性，诸如基于触点的定位、 扩散区域等，可能也包括用于小移相器的成本函数。总的来说，成本函数说 明给定的配置的相对质量，诸如给定相同相位的移相器形状A和移相器形状 B。

相位可以随后按照相关性和成本函数被分配到移相器形状。其后，相同 相位的移相器可以合并在一起，以填充一些先前打开的切口空间。通过本发 明的一些实施例提供了另外的精制，其中包括去除小移相器、将角变为直角 和以主要和次要相位填充空间。