[发明专利]半导体存储装置

说明书

技术领域

本发明涉及一种使主位线交叉、为降低主位线间耦合噪声而开发的存储器阵列结构的半导体存储装置，特别涉及该主位线间的泄露电流的检测技术。

背景技术

虚拟接地存储器阵列(VGA)，可以采取面积利用率极佳的存储器阵列的结构，作为大容量存储器的一种实现方法，它已得到应用(例如，专利文献1，参照图4)。此外，为了防止VGA结构上所特有的漏极·源极通用所带来的往相邻单元的单元电流的泄露(下称相邻效果)，采取了一种对相邻单元的源极施加电压，来抑制相邻效果的方法(例如，参照专利文献2、图5B)。

一般，这种VGA结构中，采用的是由主位线和副位线组成的位线分层结构，如图6所示，为了在进行读出操作时进一步降低相邻主位线间的耦合噪声，有时在存储器阵列上也采用使主位线交叉的结构。

专利文献1：US6,351,415B1

专利文献2：US2005/0088878A1

但是已知，在现有的使主位线交叉的存储器阵列结构中，在特定的选择状态下实施检测初始短路故障的主位线漏电检查时，有时会检测不出该短路故障。

利用图6，说明实施主位线漏电检查时，检测不出相邻主位线间短路故障情况下的动作。图7是图6的存储器阵列区10(11也是同样)的详细图的一例，它是来自图6的行选择电路12的多个字线WL、与来自选择线选择电路13的控制主位线MBL及副位线DBL之间的连接的多个选择线SEL，在图7的存储器阵列区连接的形态。

首先，利用图5所示的不让主位线交叉的存储器阵列构成，对主位线漏电检查动作进行简单说明。

检查主位线漏电有以下两种方法：为提高其检测明暗度，对每对相邻主位线进行选择来检查的方法；和为缩短检查时间，将某种程度的主位线对成批进行选择来检查的方法。这里，主要说明对每对相邻主位线进行选择来检查的情况，至于成批选择时也会出现检测不出的类型，可以根据后述说明，容易地类推出来。

根据图5，设在进行通常的读出动作时，主位线MBL0、MBL2、MBL4、MBL6连接在存储单元的漏极侧，主位线MBL1、MBL3、MBL5、MBL7连接在存储单元的源极侧。

主位线漏电检查中，虽然是激活在进行通常的读出动作时对存储单元提供漏极电压的位线电压施加机构15，来兼用于进行检查，但也可以另行附加检查漏电用的电压施加机构。此外，设位线电压施加机构15能够提供所希望的电压，而不是限于漏极电压。

在对每对相邻主位线实施主位线漏电检查的情况下，为了根据得到的地址通过列选择电路14将列选择晶体管CT0～CT7中的2个晶体管置为导通状态，从列选择晶体管选择信号CS0～CS7中选择2个与所述晶体管对应的信号。例如，在检查主位线对MBL0和MBL1之间漏电的情况下，当列选择晶体管选择信号CS0、CS1选取逻辑值“1”的状态时，列选择晶体管CT0、CT1就会变为导通状态。然后，通过位线电压施加机构15对主位线MBL0提供漏极电压，控制信号TCTL0取逻辑值“1”的状态，经开关SW0连接在存储单元源极侧的主位线MBL1和测试端子就变为导通状态。然后，通过外部测试器，将测试端子置为接地电压，就可以检测出主位线对MBL0与MBL1之间的漏电。

同样，对于其他主位线对，也可以通过选择列选择晶体管选择信号来检测漏电。

但是，在采取图6所示的使主位线交叉的存储器阵列的情况下，有时会检测不出主位线对间的短路故障。

例如，与图5的说明同样，在检查主位线对MBL0和MBL1之间漏电的情况下，当列选择晶体管选择信号CS0、CS1取逻辑值“1”的状态时，列选择晶体管CT0、CT1变为导通状态。然后，通过位线电压施加机构15对主位线MBL0提供漏极电压，控制信号TCTL0取逻辑值“1”的状态而被选择，经开关SW0连接在存储单元源极侧的主位线MBL1和测试端子就会变为导通状态。然后，通过外部测试器，将测试端子置为接地电压，就可以检出主位线对MBL0与MBL1之间的漏电。