[发明专利]延迟锁定环电路及其更新方法与该电路中的更新控制装置

说明书

技术领域

本发明总体涉及半导体集成电路(IC，“integrated circuits”)，并 尤其涉及半导体IC中的延迟锁定环(DLL，“delay locked loop”)电路。

背景技术

包括在半导体IC装置中的现有DLL电路被用来供应内部时钟信号， 该内部时钟信号的相位比通过转换外部时钟信号而取得的参考时钟信号 的相位早预定时间。当在半导体IC中使用的内部时钟信号通过时钟缓冲 器及传输线来延迟以具有相对于外部时钟信号的相位差时，DLL电路被用 来解决因为输出数据存取时间拉长而造成的问题。DLL电路将内部时钟信 号的相位控制在比外部时钟信号的相位早预定时间，以便增加有效数据输 出间隔。

现有的DLL电路包括：时钟输入缓冲器、延迟线、移位寄存器、时钟 驱动器、复制物延迟器、相位检测器及更新控制装置。相位检测器比较自 时钟输入缓冲器输出的参考时钟信号的相位和自复制物延迟器输出的反 馈时钟信号的相位。更新控制装置把相位检测器的相位比较结果传送至移 位寄存器。当装置的速度增加时，相位比较检测结果的变化增加，且可能 发生不正常的操作。更新控制装置被提供用来防止不正常的操作。更新控 制装置累积相位比较结果值。当已累积的值达到预定值时，更新控制装置 控制由移位寄存器供应至延迟线来更新的延迟值。

现有的更新控制装置使用低通滤波器来实现。即，当相位比较检测值 把相同值保持预定数量的周期时，更新控制装置产生并传送更新控制信号 至移位寄存器。然而，此更新控制装置具有复杂的更新条件。例如：当更 新控制装置响应于三个连续的相位比较检测结果值而动作时，更新控制装 置可相对(0，0，0)或(1，1，1)值来产生正常更新控制信号，但当(0，0， 1)值重复时，不能产生更新控制信号。其后，使用更新控制装置的更新 操作是无效的，且具有以上更新控制装置的DLL电路是受限的，因为更新 控制装置不能精确地控制内部时钟信号的相位。

发明内容

本发明的实施例包括即使是在相位比较检测结果值不规则变化期间 仍能够更精确地控制内部时钟信号的相位的延迟锁定环(DLL)电路、在 DLL电路中的更新控制装置及DLL电路的更新方法。

根据本发明的一个实施例，延迟锁定环(DLL)电路包括：相位检测单 元，配置成比较参考时钟信号的相位与反馈时钟信号的相位以产生相位检 测信号；更新控制装置，配置成响应于参考时钟信号、通过判定相位检测 信号的第一逻辑值的数目与第二逻辑值的数目之间的差异来产生有效间 隔信号及产生更新控制信号；及移位寄存器，配置成当使能有效间隔信号 时，根据更新控制信号来更新供应至延迟线的延迟值。

根据本发明的另一实施例，在DLL电路中的更新控制装置包括：切 换部分，配置成根据相位检测信号选择性地输出参考时钟信号作为第一计 数控制时钟信号及第二计数控制时钟信号之一；第一计数部分，配置成响 应于第一计数控制时钟信号而执行计数操作并产生具有一位或更多位的 第一计数信号；第二计数部分，配置成响应于第二计数控制时钟信号而执 行计数操作并产生具有一位或更多位的第二计数信号；及更新控制部分， 配置成比较第一计数信号的一位或更多位的位的逻辑值及第二计数信号 的一位或更多位的位的逻辑值，并根据比较的逻辑值与相位检测信号来产 生更新控制信号。

根据本发明的再一实施例，DLL电路的更新方法包括：通过比较参考 时钟信号的相位与反馈时钟信号的相位来产生相位检测信号；当相位检测 信号的逻辑值具有第一逻辑值的次数与相位检测信号的逻辑值具有第二 逻辑值的次数之间的差异等于或超过预定数时，使能有效间隔信号；响应 于有效间隔信号，更新延迟线供应至参考时钟信号的延迟值；及当完成延 迟值的更新时，将有效间隔信号禁止。

DLL电路、DLL电路中的更新控制装置及DLL电路的更新方法判定相 位比较检测结果值的数目的差异，并使用该结果作为更新条件，以通过放 宽更新条件来执行更有效的更新。

进一步地，DLL电路、DLL电路中的更新控制装置及DLL电路的更新 方法通过判定相位比较检测结果值的逻辑值的数目的差异来控制更新，从 而即使在相位比较检测结果值不规则变化的情况下也更精确地控制内部 时钟信号的相位。

以下在章节“具体实施方式”中描述这些及其它特征、方面及实施例。

附图说明

在此结合附图描述特征、方面及实施例，其中：