[发明专利]延迟锁定环电路及其更新方法与该电路中的更新控制装置有效
申请号: | 200910168167.8 | 申请日: | 2009-09-01 |
公开(公告)号: | CN101741378A | 公开(公告)日: | 2010-06-16 |
发明(设计)人: | 张在旻;金龙珠;韩成宇;宋喜雄;吴益秀;金亨洙;黄泰镇;崔海郎;李智王;朴昌根 | 申请(专利权)人: | 海力士半导体有限公司 |
主分类号: | H03L7/08 | 分类号: | H03L7/08 |
代理公司: | 北京集佳知识产权代理有限公司 11227 | 代理人: | 杨林森;康建峰 |
地址: | 韩国京畿*** | 国省代码: | 韩国;KR |
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摘要: | |||
搜索关键词: | 延迟 锁定 电路 及其 更新 方法 中的 控制 装置 | ||
1.一种延迟锁定环电路,包括:
相位检测单元,配置成比较参考时钟信号的相位与反馈时钟信号的相位,以便产生相位检测信号;
更新控制装置,配置成响应于参考时钟信号、通过判定相位检测信号的第一逻辑值的数目与第二逻辑值的数目之间的差异来产生有效间隔信号及产生更新控制信号;及
移位寄存器,配置成当有效间隔信号被使能时响应于更新控制信号而更新延迟值,并在完成更新后使能更新标志信号,
其中,所述更新控制装置包括:
切换部分,配置成根据相位检测信号来选择性地输出参考时钟信号作为第一计数控制时钟信号和第二计数控制时钟信号之一;
第一计数部分,配置成响应于第一计数控制时钟信号而执行计数操作,并产生具有一位或更多位的第一计数信号;
第二计数部分,配置成响应于第二计数控制时钟信号而执行计数操作,并产生具有一位或更多位的第二计数信号;以及
更新控制部分,配置成比较第一计数信号的所述一位或更多位的位的逻辑值与第二计数信号的所述一位或更多位的位的逻辑值,响应于比较的逻辑值和相位检测信号来产生有效间隔信号及更新控制信号,以及当更新标志信号被使能时将有效间隔信号禁止。
2.权利要求1的延迟锁定环电路,其中更新控制装置配置成判定参考时钟信号的每一周期中相位检测信号的逻辑值,并且当第一逻辑值的数目和第二逻辑值的数目中的一个相比另一个超出预定数时使能有效间隔信号,以便输出相位检测信号作为更新控制信号。
3.如权利要求1的延迟锁定环电路,其中第一计数部分及第二计数部分的每一个包括向上计数器,且第一计数信号及第二计数信号初始设定成不同值。
4.如权利要求1的延迟锁定环电路,其中更新控制部分配置成响应于参考时钟信号而闩锁相位检测信号,当第一计数信号的逻辑值与第二计数信号的逻辑值经判定为彼此相等时使能有效间隔信号,并输出已闩锁的相 位检测信号作为更新控制信号。
5.如权利要求4的延迟锁定环电路,其中更新控制部分包括:
逻辑值判定部,配置成通过比较第一计数信号和第二计数信号中每一个的所述一位或更多位的每位的逻辑值来产生逻辑值判定信号;
第一闩锁部,配置成响应于参考时钟信号而闩锁相位检测信号,并响应于逻辑值判定信号而再闩锁已闩锁的相位检测信号,以便输出更新控制信号;及
第二闩锁部,配置成响应于逻辑值判定信号而闩锁外部供应电压以便输出有效间隔信号,并响应于更新标志信号而将有效间隔信号禁止。
6.如权利要求1的延迟锁定环电路,还包括:
时钟输入缓冲器,配置成缓冲外部时钟信号以产生参考时钟信号,并传送参考时钟信号至所述延迟线;
时钟驱动器,配置成通过驱动自所述延迟线输出的时钟信号来产生内部时钟信号;及
延迟补偿单元,配置成通过按延迟值延迟从所述延迟线输出的时钟信号来产生反馈时钟信号,该延迟值是通过模拟由在延迟时钟信号的输出路径上设置的延迟元件所延迟的延迟值而取得的。
7.一种在延迟锁定环电路中的更新控制装置,包括:
切换部分,配置成根据相位检测信号来选择性地输出参考时钟信号作为第一计数控制时钟信号和第二计数控制时钟信号之一;
第一计数部分,配置成响应于第一计数控制时钟信号而执行计数操作,并产生具有一位或更多位的第一计数信号;
第二计数部分,其配置成响应于第二计数控制时钟信号而执行计数操作,并产生具有一位或更多位的第二计数信号;及
更新控制部分,配置成比较第一计数信号的所述一位或更多位的位的逻辑值和第二计数信号的所述一位或更多位的位的逻辑值,并根据已比较的逻辑值与相位检测信号来产生更新控制信号。
8.如权利要求7的更新控制装置,其中第一计数部分及第二计数部分的每一个实施为包括向上计数器,且第一计数信号及第二计数信号初始设 定成不同值。
9.如权利要求7的更新控制装置,其中更新控制部分配置成响应于参考时钟信号而闩锁相位检测信号,且当判定第一计数信号的逻辑值与第二计数信号的逻辑值的每一个相等时,输出已闩锁的相位检测信号作为更新控制信号。
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