[发明专利]不通过打线即实现电性连接的芯片封装结构及其制作方法

说明书

技术领域

本发明涉及一种半导体芯片封装结构及其制作方法，尤指一种不需通过打线工艺(wire-bonding process)即可实现延金式电性连接的半导体芯片封装结构及其制作方法。

背景技术

请参阅图1，其为现有的以打线工艺制作的发光二极管封装结构的剖面示意图。由图中可知，现有的发光二极管封装结构包括：一基底结构1a、多个设置于该基底结构1a上端的发光二极管2a、多条导线3a、及多个荧光胶体4a。

其中，每一个发光二极管2a以其发光表面20a背向该基底结构1a而设置于该基底结构1a上，并且每一个发光二极管2a上端的正、负电极区域21a、22a通过两条导线3a以电性连接于该基底结构1a的相对应的正、负电极区域11a、12a。再者，每一个荧光胶体4a覆盖于该相对应的发光二极管2a及两条导线3a上端，以保护该相对应的发光二极管2a。

然而，现有的打线工艺除了增加制造程序及成本外，有时还必须考虑因打线而有电性接触不良的情况发生。再者，由于所述两个导线3a的一端皆设置于该发光二极管2a上端的正负电极区域21a、22a，因此当该发光二极管2a通过该发光表面20a进行光线投射时，所述两条导线3a将造成投射阴影，而降低该发光二极管2a的发光品质。

由上可知，目前现有的发光二极管封装结构显然存在不便与缺陷，而待加以改善。

因此，本发明人有感上述缺陷，而提出一种设计合理且有效改善上述缺陷的本发明。

发明内容

本发明所要解决的技术问题在于，提供一种不通过打线即实现电性连接的芯片封装结构及其制作方法。因为本发明的半导体芯片封装结构不需通过打线工艺即可实现电性连接，因此本发明可省略打线工艺并且可免去因打线而有电性接触不良的情况发生。

为了解决上述技术问题，根据本发明的其中一种方案，提供一种不通过打线即实现电性连接的芯片封装结构，其包括：一绝缘基底单元、一封装单元、至少一半导体芯片、一第一导电单元、一绝缘单元、及一第二导电单元。其中，该封装单元具有一封装本体及至少一个贯穿该封装本体的穿孔，并且该封装本体设置于该绝缘基底单元上以使得该至少一个穿孔形成至少一个容置槽。所述至少一个半导体芯片容置于所述至少一个容置槽内，并且所述至少一个半导体芯片的上表面具有多个导电焊垫，其中所述多个导电焊垫通过部分的封装本体而彼此绝缘。该第一导电单元具有多个成形于该封装本体上的第一导电层，并且每一个第一导电层的其中一端电性连接于相对应的导电焊垫。该绝缘单元具有至少一个形成于所述多个第一导电层之间的绝缘层，以使得所述多个第一导电层彼此绝缘。该第二导电单元具有多个成形于所述多个第一导电层的另一相反端上的第二导电层。

为了解决上述技术问题，根据本发明的其中一种方案，提供一种不通过打线即实现电性连接的芯片封装结构的制作方法，其包括下列步骤：首先，将至少两个半导体芯片设置于一附着性高分子材料上，其中每一个半导体芯片具有多个导电焊垫，并且所述多个导电焊垫外露并朝上；接着，将一封装单元覆盖于上述至少两个半导体芯片上；然后，移除该附着性高分子材料以露出每一个半导体芯片的底部，并移除部分的封装单元以使得所述多个导电焊垫再次外露并朝上；接下来，形成多个成形于该封装单元上的第一导电层，并且每一个第一导电层电性连接于相对应的导电焊垫；紧接着，分别形成多个绝缘层于所述多个第一导电层之间，以使得所述多个第一导电层彼此绝缘；然后，于所述多个第一导电层上分别形成多个第二导电层，以间接地电性连接于所述多个相对应的导电焊垫；接下来，于上述至少两个半导体芯片的下端形成一绝缘基底单元；最后，进行切割，以形成至少两个单个的半导体芯片封装结构。

其中，上述形成所述多个第一导电层的步骤中，还包括：于该封装单元及所述多个导电焊垫上形成一第一导电材料；然后，移除部分的第一导电材料，以形成所述多个分别电性连接于所述多个导电焊垫的第一导电层。其中，该第一导电材料以蒸镀、溅镀、电镀、或无电电镀的方式形成于该封装单元及所述多个导电焊垫上，然后通过曝光、显影及蚀刻过程的配合以移除上述部分的第一导电材料。

其中，上述形成所述多个绝缘层的步骤中，还包括：于该封装单元及所述多个第一导电层上形成一绝缘材料；然后，移除部分的绝缘材料而形成所述多个绝缘层，以露出所述多个第一导电层的一部分。其中，该绝缘材料以印刷、涂布、或喷涂的方式形成于该封装单元及所述多个第一导电层上，并且经过预烤程序以硬化该绝缘材料，然后通过曝光、显影、及蚀刻过程的配合以移除上述部分的绝缘材料。