[发明专利]半导体存储装置

说明书

技术领域

本发明涉及一种半导体存储装置。

背景技术

传统上，存在采用电源电势VDD的1/2电压作为位线的预充电电 压的半VDD(HVDD)预充电方案。图7示出基于常规的HVDD预充 电方案的DRAM(动态随机存取存储器)的电路构造。如图7中所示， DRAM电路1具有存储器单元(memory cell)2、预充电电路3、读出 放大器(sense amplifier)4、HVDD电源5以及位线对D、DB。提供电源 电势VDD的1/2电势(在下文中被描述为“1/2VDD”)的HVDD电 源5被连接至预充电电路3。在预充电操作期间预充电电路3将位线对 D、DB预充电到1/2VDD。假设该1/2VDD是基准电压。

将会使用图8简明扼要地描述DRAM电路1的操作。在本示例中， 假设高电平数据被存储在存储器单元2中。为了方便起见，假设符号 “WL0”、“SE”以及“PDL”表示它们各自的布线名称并且同时表 示被输出至布线的信号名称。假设同样适用于下文中的其它布线。

首先，在时间t1之前，字线信号WLO、读出放大器控制信号SE 以及预充电控制信号PDL分别处于低电平。因此，存储器单元2的存 储器单元晶体管Tr0截止并且读出放大器4和预充电电路5的操作被停 止。此外，位线对DO、DBO已经被均衡并且预充电并且它们各自的 电势被设置为1/2VDD。

在时间t1，字线信号WLO被驱动为高。这使得存储器单元晶体 管Tr0导通并且使得存储器单元电容器C0的电荷被传输到位线DO。 然后位线DO的电势稍微地高于基准电压。在这样的情况下高于电源电 压VDD的电压VPP被提供作为字线信号WLO的电势。这意在确保存 储器单元晶体管TrO被保持在导通状态。

在时间t2，读出放大器控制信号SE被驱动为高并且读出放大器4 进行操作。这使得位线对DO、DBO之间的电势差被放大。通过外部 电路读取该电势差并且将其变成DRAM电路1的输出数据。

在时间t3，字线信号WLO被驱动为低并且预充电控制信号PDL 被驱动为高。这使得存储器单元晶体管TrO截止并且使得预充电电路3 开始预充电操作。

在时间t4，预充电电路3的预充电操作使得位线对DO、DBO被 均衡和预充电并且它们各自的电势变为1/2VDD。

然而，基于此种HVDD预充电方案的DRAM电路1存在下述问 题。首先，单元晶体管C0被连接至单元晶体管TrO的漏极和源极中的 一个。因此，当高电平数据被保持在存储器单元中时，单元晶体管C0 的充电的电荷在单元晶体管TrO的反偏压(通常，接地电势)侧泄漏。 因此，当存储器单元晶体管TrO导通时，从位线DO的1/2VDD上升 的电势变小了被泄露的电荷的量。随着近年来电路微型化，此问题已 经变得日益显著。相反地，当低电平数据被保持在存储器单元中时， 上述的电荷泄漏不会发生，并因此不存在关于数据保持特性的问题。 即，存储器单元的数据保持特性的裕量取决于当读取高电平数据时位 线的电势从基准电压的上升的程度。通过降低基准电压增加此裕量。

接下来，制作工艺的微型化使得存储器单元晶体管TrO的栅极击 穿电压减少。这防止当字线信号WLO被驱动为高时电压VPP的电势 增加。这导致当高电平数据被写入存储器单元2时高电平电势到单元 电容器CO的不充分的写入。

此外，在读出放大器4的操作期间，构成读出放大器4的PMOS 晶体管和NMOS晶体管都仅被给予1/2VDD作为它们的栅极电压。因 此，当电源电压VDD下降时，其接近于晶体管的阈值电压，使得读出 放大器4的操作电压变得不足。这使得读出放大器4很难进行操作。 这构成了对于近年来趋向于减少的电源电压来说的缺点。