[发明专利]半导体集成电路装置

说明书

技术领域

本发明涉及半导体装置集成电路装置，特别涉及应用于具有多个经微细加工的 MISFET(Metal Insulator Semiconductor Field Effect Transistor，金属绝缘半导体场效应 晶体管)的半导体集成电路装置且有效的技术。

背景技术

先前，在进行半导体集成电路装置的布局(layout)设计时，通过使供电用的扩散 层单向延伸，并在其间配置构成所需电路的MOS(Metal-Oxide Semiconductor，金属氧 化物半导体)晶体管，从而将这些视作单元(cell)。关于此处单元布局的一例，例如在 日本专利特开2006-253375号公报(专利文献1)中有所记载。而且，有时也将形成为 单向延伸的供电用扩散层称作“分接头(tap)”。

而且，日本专利特开2006-66484号公报(专利文献2)中揭示了一种防辐射特性优 异的半导体电路，其通过对一个MOS晶体管串联连接一个以上的同一节点的MOS晶体 管，从而即使在任一个MOS晶体管出现故障的情形时也能防止造成电路故障。

[专利文献1]日本专利特开2006-253375号公报

[专利文献2]日本专利特开2006-66484号公报

发明内容

[发明所欲解决的课题]

单元的高度(与分接头正交的方向的单元的长度)是取决于可通过单元上的布线的 根数。特别是取决于第二层布线(M2布线)与第三层布线(M3布线)的匹配性。具体 而言是取决于第二层布线(M2布线)的最小布线间距。例如，图13所示的单元被视作 分接头间可通过6根布线，加上一方分接头上的布线共可通过7根布线的单元。将此种 单元称作7间距单元。另外，所谓最小布线间距，是指以最小加工尺寸形成的第二层布 线的宽度加上以最小加工尺寸形成的布线间隔所得者。

此处，先前的单元中，主流的是8间距单元或9间距单元。本发明者为进一步缩小 芯片尺寸而尝试实现如图13的7间距单元。然而，如此一来，必须在可通过单元内的 布线根数减少的状态下实现同样的性能。因此，对于单元内的剩余布线及MOS晶体管 的配置进一步研究最佳布局。

另一方面，随着半导体集成电路装置中的半导体组件及布线的微细化的进展，即使 出现细微的制造误差也会破坏这些半导体组件及布线的形状及特性的均等性，因此在设 计这些半导体组件及布线的配置布局时须细心注意。

本发明者在对具有微细化有所进展的半导体组件及布线的半导体集成电路装置进 行布局设计时发现有以下问题存在。

即，本发明者发现：在形成微细化有所进展的半导体组件及布线时，如果多个半导 体组件间及多根布线间彼此不在特定距离以内，则会因各种原因而导致难以形成所需的 形状。

例如，以在光刻技术中可加工的尺寸所表示的分辨率与曝光光源的波长成正比，而 与缩小投影用透镜的数值孔径成反比。即，为了使分辨率提高(缩小加工尺寸)，较理 想的是使曝光光源短波长化或使透镜高数值孔径化。然而，这些措施同时也会造成焦点 深度减少。因此，对具有焦点深度以上的凹凸的表面进行曝光时，无法获得所需的分辨 率。即，分辨率与焦点深度处于折衷的关系。此处，当多个栅极电极并列排列时，如果 在栅极电极群中存在稀疏区域与密集区域，则会因光刻工序中所用的曝光时的光的散射 的影响，而导致图案的加工精度降低。此时存在如下问题，即，在栅极电极的稀疏区域 中栅极电极的图案变细。

而且，如果在栅极电极群中存在稀疏区域与密集区域，则在其上形成层间绝缘膜时 会产生段差，结果也存在层间绝缘膜的膜厚不均，平坦性无法提高的问题。