[发明专利]半导体集成电路装置

权利要求书

1.一种半导体集成电路装置，其特征在于，其具有电路单元，该电路单元包含 形成在半导体基板主面上的栅极为同一节点的同一通道型的多个MISFET， 且

所述多个MISFET彼此邻接地串联连接，并通过对所述栅极的信号输入而 连动地进行导通/断开动作，

所述多个MISFET的各自的栅极长度为65nm以下，且

所述多个MISFET的栅极电极与邻接的所述栅极电极在所述栅极长度的5 倍至15倍的范围彼此隔开而配置。

2.根据权利要求1所述的半导体集成电路装置，其特征在于，所述多个MISFET 为2个。

3.根据权利要求2所述的半导体集成电路装置，其特征在于，对所述栅极输入 的所述信号是速度劣化的顾虑较少的信号。

4.根据权利要求3所述的半导体集成电路装置，其特征在于，对所述栅极输入 的所述信号是SCAN信号、RESET信号或SET信号。

5.根据权利要求1所述的半导体集成电路装置，其特征在于，所述多个MISFET 形成全加器电路、半加器电路、带置位的触发器电路、带复位的触发器电路、 带扫描的触发器电路、4输入选择器电路、3输入选择器电路、或者包含含有 所述多个MISFET的20个至30个晶体管的复合电路。

6.根据权利要求1所述的半导体集成电路装置，其特征在于，所述电路单元仅 由含有所述多个MISFET的晶体管群、及所述半导体基板的所述主面上的最 下层的布线形成。

7.一种半导体集成电路装置，其特征在于，其具有电路单元，该电路单元包含 形成在半导体基板主面上的栅极为同一节点的同一通道型的多个MISFET， 且

所述多个MISFET彼此邻接地串联连接，并通过对所述栅极的信号输入而 连动地进行导通/断开动作，

所述多个MISFET的各自的栅极长度为45nm以下，且

所述多个MISFET的栅极电极与邻接的所述栅极电极在所述栅极长度的3 倍至10倍的范围彼此隔开而配置。

8.一种半导体集成电路装置，其特征在于，其在半导体基板上包括组件分离区域、 及由组件分离区域所规定的第1活性区域，且

所述第1活性区域在第1方向上延伸，

第1、第2、第3及第4MISFET分别按所述第1、第2、第3及第4MISFET 的顺序而形成在所述第1活性区域中，

所述第1、第2、第3及第4MISFET的各栅极电极在与所述第1方向交叉 的第2方向上延伸，

所述第1、第2、第3及第4MISFET的各所述栅极电极的栅极长度分别相 同，且为65nm以下并长于45nm，

所述第1、第2、第3及第4MISFET的各所述栅极电极分别在所述栅极长 度的5倍至15倍的范围内邻接配置，

对所述第1MISFET的所述栅极电极输入第1信号，

对所述第4MISFET的所述栅极电极输入与所述第1信号不同的第2信号， 且

对所述第2MISFET及所述第3MISFET的所述栅极电极输入与所述第1 及第2信号不同的第3信号。

9.一种半导体集成电路装置，其特征在于，其在半导体基板上包括组件分离区域、 及由组件分离区域所规定的第1活性区域，且

所述第1活性区域在第1方向上延伸，

第1、第2、第3及第4MISFET分别按所述第1、第2、第3及第4MISFET 的顺序而形成在所述第1活性区域中，

所述第1、第2、第3及第4MISFET的各栅极电极在与所述第1方向交叉 的第2方向上延伸，

所述第1、第2、第3及第4MISFET的各所述栅极电极的栅极长度分别相 同，且为45nm以下的长度，

所述第1、第2、第3及第4MISFET的各所述栅极电极分别在所述栅极长 度的3倍至10倍的范围内邻接配置，

对所述第1MISFET的所述栅极电极输入第1信号，

对所述第4MISFET的所述栅极电极输入与所述第1信号不同的第2信号， 且

对所述第2MISFET及所述第3MISFET的所述栅极电极输入与所述第1 及第2信号不同的第3信号。