[发明专利]模拟/数字控制延迟锁定回路

说明书

本申请是申请日为2006年8月16日、申请号为200610108799.1、发明名称为“使用数字及模拟控制模式的电压控制延迟线的延迟单元”的专利申请的分案申请。

技术领域

本发明涉及半导体设计技术。更特别地说，本发明涉及用于同步动态随机存取存储器(SDRAM)中的延迟锁定回路(DLL)，该延迟锁定回路能够由增大延迟单元的操作范围来确定粗略延迟量。本发明具体涉及一种模拟/数字控制延迟锁定回路。

背景技术

在存储器设计中，在阻碍高速数据传输的频率时钟相位差(clock skew)因子之中，经过芯片内部的时钟缓冲器所花费的时间对于确定DRAM的主要时序参数是重要的。因为外部时钟不是在CMOS电平下输入，所以其应经由时钟缓冲器来接受，且其亦经过具有大驱动容量的时钟驱动器电路，以将内部时钟信号供应至许多内部电路。因此，内部时钟信号相比于外部时钟具有延迟；且由内部时钟的控制，不同内部电路始终具有关于外部时钟的恒定延迟。因此，表示自接收到外部时钟至输出数据所花费时间的时钟存取时间tAC增加了延迟成分，从而对设计系统造成负担。出于以上原因，DRAM的高速操作是不可能的。由移除延迟成分来实现存储器的高速操作的电路包括锁相回路(PLL)电路及DLL电路。

基本而言，DLL包括：相位比较器，其用于周期性地比较外部时钟信号的相位与内部时钟信号的相位，并取决于其间的相位差来检测增大还是减小相位；电荷泵，其用于基于相位增大/减少信号而产生恒定输出电压电平；及回路滤波器，其用于对来自电荷泵的输出电压电平的高频率成分进行滤波，类似于PLL电路。在接收来自回路滤波器的输出电压电平中，使用电压控制振荡器(VCO)的PLL有别于使用电压控制延迟线(VCDL)的DLL。

另一方面，在高速存储器中锁定是非常重要的。具体言之，在具有宽范围的操作频率的存储器中DLL的延迟跟随范围是非常重要的。亦即，因为在DLL中控制电压的范围随着操作电压降低而变小，所以制造具有自数百MHz至几十GHz的操作范围的芯片非常困难。

图1为用于描述熟知模拟控制DLL的基本操作的方块图。

参看图1，熟知模拟控制DLL包括：相位检测器10，其用于接收输入时钟信号FREF及由用存储器内部的延迟因子模型化输出时钟信号FOUT而提供的反馈信号FEEDBACK_CLK，并检测该两个信号间的相位差以产生向上检测信号UP或向下检测信号DOWN；电荷泵20，其用于自相位检测器10接收向上或向下检测信号UP或DOWN，并响应于向上检测信号UP增大输出电流IC且响应于向下检测信号DOWN减小输出电流IC；回路滤波器30，其用于对经增大/减小的输出电流IC进行低通滤波以产生模拟控制电压VCTRL；电压控制延迟线(VCDL)40，其用于接收模拟控制电压VCTRL及输入时钟信号FREF，并使输入时钟信号FREF延迟对应于模拟控制电压VCTRL的某一值，以提供经延迟的信号作为输出时钟信号FOUT；及延迟拷贝模型化单元50，其用于接受输出时钟信号FOUT并用延迟因子对其进行模型化，以产生反馈信号FEEDBACK_CLK。

图2为用于描述图1中所示的一般VCDL 40的配置的方块图。

VCDL 40能够以多个延迟单元40A至40D实现，其使输入时钟信号IN及INB延迟一预设延迟值，并提供经延迟的信号作为输出时钟信号OUTB及OUT。输入时钟信号IN及INB为输入时钟信号FREF的差动信号。自最后一个延迟单元40D输出的输出时钟信号OUTB及OUT为输出时钟信号FOUT的差动信号。

图3展示图2的多个延迟单元中之一的详细电路图。

参看图3，每延迟单元包括：NMOS晶体管44及45，其栅极接收输入时钟信号IN及INB且源极彼此耦接；一对对称负载42及43，其连接于电源电压VDD与NMOS晶体管44及45中的每一个之间；及NMOS晶体管46，其连接于NMOS晶体管44及45的源极与接地电压VSS之间。对称负载42及43中的每一个具有相同结构，其中每一负载可包含两个并联连接的PMOS晶体管，一个PMOS晶体管具有其漏极与栅极耦接的结构，且另一PMOS晶体管经由栅极接收模拟控制电压PCTRL以控制延迟值。