[发明专利]模拟/数字控制延迟锁定回路

权利要求书

1.一种模拟/数字控制延迟锁定回路(DLL)，其包含：

相位检测器，其用于接收输入时钟信号及反馈信号，并检测该两个信号之间的相位差，以提供向上检测信号及向下检测信号中之一；

电荷泵，其用于接收该向上检测信号及向下检测信号中之一，并基于这些信号产生经调整的输出电流；

回路滤波器，其用于对该输出电流进行低通滤波，以产生模拟控制电压；

电压控制延迟线(VCDL)，其用于接收该模拟控制电压、输入时钟信号及数字码，并基于该模拟控制电压及数字码来延迟该输入时钟信号，以产生输出时钟信号；

延迟拷贝模型化单元，其由延迟因子的拷贝形成，且用于接收该输出时钟信号并产生该反馈信号；及

数字码产生器，其用于产生数字码。

2.如权利要求1的模拟/数字控制DLL，其中该数字码产生器由熔丝选择来实现。

3.如权利要求1的模拟/数字控制DLL，其中该数字码产生器由寄存器控制来实现。

4.如权利要求1的模拟/数字控制DLL，其中该数字码产生器以数字滤波器来实现。

5.如权利要求1的模拟/数字控制DLL，其中该VCDL包括串联连接的多个延迟单元，且

每延迟单元包括：

差动输入晶体管单元，其用于接收差动输入时钟信号；

模拟控制晶体管单元，其一个端子连接至电源端子，且用于响应于模拟控制电压来调整第一延迟量；及

数字控制晶体管单元，其连接于该模拟控制晶体管单元与该差动输入晶体管单元之间，且用于响应于数字码来调整第二延迟量，其中所述第一延迟量小于所述第二延迟量。

6.如权利要求5的模拟/数字控制DLL，其进一步包含第一及第二输出节点，所述第一及第二输出节点连接至包括于该差动输入晶体管单元中的多个晶体管的每一漏极，且用于分别产生差动输出时钟信号。

7.如权利要求6的模拟/数字控制DLL，其中该模拟控制晶体管单元包括：

模拟控制负载晶体管电路，其一个端子连接至该电源端子，且其响应于第一模拟控制电压而被驱动；及

模拟控制电流源晶体管电路，其一个端子连接至一接地电压端子，且其响应于第二模拟控制电压而被驱动。

8.如权利要求7的模拟/数字控制DLL，其中该数字控制晶体管单元包括：

数字控制负载晶体管电路，其连接于该模拟控制负载晶体管电路的另一端子与所述第一及第二输出节点之间，且其响应于该数字码而被驱动；及

数字控制电流源晶体管电路，其连接于该差动输入晶体管单元的共同源极与该模拟控制电流源晶体管电路之间，且其响应于该数字码的互补值而被驱动。

9.如权利要求7的模拟/数字控制DLL，其中该模拟控制负载晶体管电路包括多个单元对称负载，该多个单元对称负载具有关于所述第一及第二输出节点对称的对称结构。

10.如权利要求9的模拟/数字控制DLL，其中这些单元对称负载的每一个具有一对晶体管，其中第一晶体管经由栅极接收所述第一模拟电压，且另一晶体管的栅极与漏极被共同连接。

11.如权利要求10的模拟/数字控制DLL，其中该数字控制负载晶体管电路受控于对应于这些单元对称负载的位数的数字码。

12.如权利要求11的模拟/数字控制DLL，其中该数字控制负载晶体管电路包括对应于包括在该模拟控制负载晶体管电路中的晶体管数目的多个晶体管。

13.如权利要求12的模拟/数字控制DLL，其中对应于该模拟控制负载晶体管电路的单元对称负载的数字控制负载晶体管电路的每一晶体管经由栅极接收一相同码。

14.如权利要求6的模拟/数字控制DLL，其中该模拟控制电流源晶体管电路包括对应于该模拟控制负载晶体管电路的所述单元对称负载数目的多个晶体管。

15.如权利要求14的模拟/数字控制DLL，其中该数字控制电流源晶体管电路包括对应于包括在该模拟控制电流源晶体管电路中的晶体管数目的多个晶体管。