[发明专利]固态图像拾取器件及其信号处理方法和图像拾取装置

说明书

技术领域

本发明涉及固态图像拾取器件、其信号处理方法以及使用其的图像拾取装置，更具体地，涉及利用所谓的列模数转换(ADC，Analog-to-DigitalConversion)系统的固态图像拾取器件、其信号处理方法以及使用其的图像拾取装置。

背景技术

作为一种X-Y寻址型固态图像拾取器件(例如，CMOS型(包含MOS型)固态图像拾取器件(在下文中称作“CMOS图像传感器”))的放大型固态图像拾取器件作为固态图像拾取器件的一种系统而众所周知。在该CMOS图像传感器中已知一称为列系统的技术。在该列系统中，为以矩阵形式二维布置包含相应光电转换元件的像素的像素阵列部分彼此独立地提供列处理部分，以便于分别与像素列对应。此外，从像素阵列部分的相应像素中每像素列地连续读取信号(像素信号)，以便将其暂时保持在对应一个列处理部分中。此外，以预定的时序连续读取一列的像素信号。

另外，用以向列处理部分提供模数转换(ADC)功能的列模数转换系统作为一种列系统而众所周知。利用该列ADC系统，比较器将模拟像素信号与具有RAMP波形的基准信号相比较，从而在时间轴方向上生成具有一大小(脉宽)的脉冲信号。此外，在与脉冲信号的脉宽相对应的时间段内，计数器对预定的时钟信号计数，并且将得到的计数值设置为与像素信号的大小相对应的数字信号。这样，执行了AD转换。

在使用这种列ADC系统的CMOS图像传感器中，稀疏(跳过)像素信息来读取得到的像素信息的所谓稀疏读取方法作为增大帧速的方法而众所周知。然而，当使用该稀疏读取方法时，尽管电荷通过光电转换而被累积，但是由于存在丢弃了在其之中累积的电荷的一些像素，因此灵敏度降低。为了解决关于灵敏度降低的问题，目前为止，利用列ADC系统将相应单元像素输出的模拟像素信号转换为数字值，并且将得到的分别与垂直方向上的多个像素相对应的数字值彼此相加以进行读取。例如，在日本专利特许号2005-278135(在下文中称作专利文献1)中公开了该技术。

发明内容

对于专利文献1中公开的相关技术，由于仅在垂直方向上实现了稀疏读取方法和像素加法，因此存在关于帧速增大的局限。当同样可以在水平方向上实现稀疏读取方法和像素加法时，可以进一步增大帧速。这里，让我们考虑在水平方向上实现稀疏读取方法和像素加法的情况。

来自所有像素列的信息被水平地输出之后而在数字信号处理部分中执行像素的加法的方法被期望作为在水平方向上同时实现稀疏读取方法和像素加法的方法。然而，利用该方法，水平输出的信息量并未减少。因此，仅可以通过关于垂直方向上的像素的加法提高帧速一个帧速增加量，其不可充分地提高帧速。

为了解决上述问题提出本发明，因此，期望提供在列ADC中实现水平方向上的像素的加法从而使得可以减少水平输出的信息量的固态图像拾取器件、其信号处理方法以及使用其的图像拾取装置。

为了达到上述的期望，根据本发明的实施例，提供了如下的固态图像拾取器件，其包含：多个比较器，其被提供给具有以矩阵形式布置的、包含相应光电转换元件的单元像素的像素阵列部分，以便分别对应于像素列，每个所述比较器用于将经由对应一根垂直信号线而从对应一个所述单元像素输出的模拟信号与类似斜坡的基准信号相比较，以便将包含与对应一个模拟信号的大小相对应的时间信息的比较结果输出；计数器，其均用来基于从对应一个所述比较器输出的时间信息，执行用于以一个时钟周期向最低有效位加1的计数操作，以便将得到的计数值输出为与对应一个模拟信号的大小相对应的数字信号；以及控制部分，其用于以如下的方式执行控制：在加法模式的阶段中，将分别与两个像素列对应的两个比较器和两个计数器设置为单元，当来自该两个比较器的比较结果均具有第一逻辑时，向该两个计数器中的一个计数器的第二位加1，当来自该两个比较器的比较结果之一具有第一逻辑时，向该一个计数器的第一位加1，而当来自该两个比较器的比较结果均具有第二逻辑时，不向该一个计数器的第一位和第二位加1。

此外，具有上述配置的固态图像拾取器件被用作相机系统(诸如数码相机或摄像机)或具有图像拾取功能的电子装置(诸如移动电话)中的图像拾取元件(图像拾取器件)。