[发明专利]双极性装置

说明书

(本申请是申请日为2006年3月7日、申请号为 200610056842.4、发明名称为“双极性装置”的申请的分案申请。)

技术领域

本发明是有关于一种互补金属氧化半导体(Complementary Metal Oxide Semiconductor；CMOS)，特别是有关于一种具有 改良性能以及利用标准互补金属氧化半导体制程的双极性装置。

背景技术

由于互补金属氧化半导体(Complementary Metal Oxide Semiconductor；以下简称CMOS)具有低功率损耗以及高噪声容 忍度，因此经常被设计成输入/输出(I/O)装置以及电路，用以承受 高电压信号。在传统的半导体制程中，在制造这些输入/输出装置 以及电路时，需增加额外的遮罩(mask)。

为简化半导体制程，已知的做法是使用双极性装置(例如双极 性晶体管)来作为输入/输出装置。双极性装置能够承受较高的电 压，并较容易相容于传统的CMOS制程技术中。另外，在模拟电 路中，双极性装置比CMOS具有更多的优点。因此较佳的做法是 将双极性装置连同CMOS装置一起应用在某些电路中，用以达到 较佳的效能，而又不会额外增加成本。

图1及图2显示已知PNP双极性晶体管的剖面图。PNP双极性 晶体管10可相容于CMOS制程技术。区域硅氧化(LOCal Oxidation of Silicon；以下简称LOCOS)绝缘层11设置半导体基 底中，并在N阱15之上，其分隔主动区12-14。在主动区12及13 中，掺杂P型杂质，用以分别形成射极(emitter)16及集极 (collector)17。在射极16及集极17的间绝缘层11中，可定义出本 质基极18，其是在N阱15之中。外质基极(extrinsic base)19透过 N阱15电性连接至本质基极18。外质基极19是掺杂N型的杂质， 以改善其导电性。当施加正确的偏压至射极16、集极17以及外质 基极19时，则将会增加在射极16以及集极17之间流动的载流子。 PNP双极性晶体管10的效能是取决于本质基极18宽度以及本质基 极18与外质基极19的相隔距离。由于已知的电流增益β太小(其约 在4-10)，故无法实际应用PNP双极性晶体管10。另外，若使用 浅沟绝缘层(Shallow Trench Isolation；以下简称STI)来隔离 LOCOS绝缘层时，则几乎没有载流子在集极与射极间流动，因而 降低双极性晶体管的效能。

为改善效能，使用相容于CMOS技术的双极性装置是必需的。 若一基极的宽度是由一复晶硅栅极(poly gate)所决定，而不是由 STI或是LOCOS的间隔所决定时，则可得到大的电流增益。在目 前的技术中，恰好是深次微米(deep submicron)技术。若集极与 外质基极之间并没有STI时，则在集极与外质基极之间流动的电流 是没有任何阻碍的。

发明内容

本发明揭露一种双极性装置。一射极形成在半导体基底中。 一集极在半导体基底中与射极侧向的分隔。一栅极终端形成在半 导体基底上，用以定义射极与集极间的距离。一外质基极形成在 半导体基底上，与射极或集极具有预设距离，其中外质基极、射 极、集极、以及栅极终端均设置在主动区中，通过在半导体基底 中的围绕的绝缘层结构来定义主动区。

本发明所述的双极性装置，该双极性装置包括一本质基极， 形成在该半导体基底中，在该栅极终端之下，以及在该射极与该 集极之间。

本发明所述的双极性装置，该外质基极透过该半导体基底耦 接该本质基极。

本发明所述的双极性装置，该预设距离的宽度足以避免该外 质基极的空乏区与该集极的空乏区相互重叠。

本发明所述的双极性装置，更包括一分隔区，设置在该半导 体基底之上，以及在该外质基极与该集极之间，用以分隔该集极 与该外质基极。

本发明所述的双极性装置，该分隔区是为一阻碍层，用以阻 碍硅化物的形成。

本发明所述的双极性装置，该分隔区是为一虚栅极。

本发明所述的双极性装置，该绝缘层结构是为区域硅氧化层 结构、或是浅沟绝缘层结构。

本发明所述的双极性装置，该围绕的绝缘层结构是为N阱。