[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及一种集成电路，特别涉及一种用于半导体芯片(die)的凸块 (bump)结构，其具有用于叠置芯片的硅通孔电极(through-silicon via，TSV)。

背景技术

自集成电路的发明创造以来，由于各个电子部件(即，晶体管、二极管、 电阻、电容等等)的集成度(integration density)持续的改进，使半导体业 持续不断的快速成长发展。主要来说，集成度的改进来自于最小特征尺寸 (minimum feature size)不断缩小而容许更多的部件整合至既有的芯片面积 内。

这些集成度的改进实质上是朝二维(two-dimensional，2D)方面的，因 为集成部件所占的体积实际上位于半导体晶片的表面。尽管光刻 (lithography)技术的精进为2D集成电路制作带来相当大的助益，二维空间 所能拥有的密度还是有其物理限制。这些限制之一在于制作这些部件所需的 最小尺寸。再者，当更多的装置放入一芯片中，需具有更复杂的电路设计。

为了进一步增加集成电路密度，已开始研究三维(3D)集成电路 (three-dimensional integrated circuit，3DIC)。在典型的3DIC工艺中，二个 芯片彼此接合，且在每一芯片与基底上的接触接垫之间形成电性连接。例如， 在彼此上方接合两个芯片。叠置的芯片接着与一承载基底(carrier substrate) 接合，而接线将每一芯片上的接触接垫电性耦接至承载基底上的接触接垫。 然而，上述做法需要一个大于芯片的承载基底来进行打线工艺(wire bonding)。

近来，已开始注意所谓的硅通孔电极(TSV)。一般而言，硅通孔电极 是通过蚀刻在基底中形成一垂直通孔并于其中填入导电材料而成，例如铜。 对基底背侧进行薄化，以露出TSV，而另一芯片则与露出的TSV接合，进 而形成堆叠芯片封装(stacked die package)。若基底使用不同技术或脚位 (pin-out)来与另一芯片/晶片接合，则需要一重布(redistribution)线层。

由于基底在薄化及接合之前是接合至一临时载板，因此热预算通常会是 个考虑点。为了能够进行低温接合工艺，会使用焊球将另一基底接合至硅通 孔电极。然而，由于需要一重布线层，必须进行额外的膜层制作来形成重布 线层，而对于在热预算内形成重布线层来说是相当困难的。

因此，有必要寻求一种新的接合TSV的结构及方法。

发明内容

为了解决现有技术存在的上述问题，本发明一实施例提供一种半导体装 置。半导体装置具有一半导体基底，其具有多个硅通孔电极延伸穿过并突出 于半导体基底的一背侧。一第一隔离层，位于相邻的硅通孔电极之间半导体 基底的背侧，且未延伸超过突出的硅通孔电极。多个导电部件具有渐细侧壁 且分别电性耦接至硅通孔电极。一第二隔离层，位于第一隔离层上。在其他 实施例中，导电部件包括一重布线且具有渐细侧壁。重布线可位于第一隔离 层与第二隔离层之间。

本发明另一实施例提供一种半导体装置的制造方法。提供一半导体基 底，具有一硅通孔电极自半导体基底的一第一侧延伸于其内。在半导体基底 的一第二侧露出硅通孔电极。在半导体基底的第二侧形成一第一隔离层，且 使硅通孔电极露出。在硅通孔电极上形成具有渐细侧壁的一导电部件。在第 一隔离层上形成材料不同于第一隔离层的一第二隔离层。在导电部件上形成 一接触阻挡层。导电部件可包括一重布线。

本发明又一实施例提供一种半导体装置的制造方法。提供一第一半导体 基底，其具有多个硅通孔电极自第一半导体基底的一电路侧延伸至第一半导 体基底的一背侧以及位于背侧上的每一硅通孔电极上具有渐细侧壁的一导 电接垫。第一半导体基底的背侧具有一第一隔离层以及位于第一隔离层上的 一第二隔离层。提供一第二半导体基底，其具有多个上接触点。将第一半导 体基底接合至第二半导体基底，使第二半导体基底的每一上接触点电性耦接 至第一半导体基底上对应的导电接垫。

本发明解决了现有技术存在的上述问题，易于在热预算内形成重布线 层。

附图说明

图1至图13为示出根据本发明实施例的具有用于叠置芯片的凸块结构 的半导体装置局部制造过程剖面示意图。

图14为示出根据本发明实施例的脚位配置平面示意图。