[发明专利]半导体装置及半导体装置的制造方法

说明书

技术领域

本发明涉及半导体装置及半导体装置的制造方法。

背景技术

近年来，伴随半导体集成电路元件的细微化，连结元件之间的配线的 间隔及设置于元件内的配线的间隔逐渐变窄。因此，显然存在配线之间的 电容增加，引起信号传递速度降低的课题。因此，如“45nm Node Multi Level Interconnects with Porous SiOCH Dielectric k＝2.5”，V.Arnal et，al. pp.213～215，(IITC2006)所示，讨论了通过使用介电常数低的层间绝缘膜 (Low-k膜)，降低配线之间的电容的方法。以下，参照图17说明上述文 献所示的半导体装置的制造方法。

首先，如图17(a)所示，在半导体基板(未图示)的表面堆积层间 绝缘膜1之后，利用光刻法及干法蚀刻(dry etching)在层间绝缘膜1的 内部形成配线槽2。作为层间绝缘膜1使用SiOC膜等介电常数低的层间 绝缘膜。然后，在层间绝缘膜1的表面及配线槽2的内部依次堆积阻挡膜 3及Cu膜4之后，利用CMP(Chemical Mechanical Polishing化学机械抛 光)除去从配线槽2伸出的阻挡膜3及Cu膜4。由此，在配线槽2内形 成下层配线5。

接着，如图17(b)所示，在层间绝缘膜1的表面及下层配线5的表 面堆积衬垫绝缘膜6，在衬垫绝缘膜6的表面堆积层间绝缘膜7。

接着，如图17(c)所示，利用光刻(lithography)及干法蚀刻在衬垫 绝缘膜6的内部及层间绝缘膜7的内部形成过孔容体8a，在层间绝缘膜7 的内部形成配线槽9。

接着，如图17(d)所示，在层间绝缘膜7的表面、过孔容体8a的内 部及配线槽9的内部依次堆积阻挡膜10及Cu膜11之后，利用CMP除去 从配线槽9伸出的阻挡膜10及Cu膜11。由此，在过孔容体8a内形成过 孔8，在配线槽9内形成上层配线12。

接着，如图17(e)所示，在层间绝缘膜7的表面及上层配线12的表 面堆积衬垫绝缘膜13，在衬垫绝缘膜13的表面堆积层间绝缘膜14之后， 利用CMP使层间绝缘膜14的表面平坦化。由此，完成图17(e)所示的 具有双层配线构造的半导体装置。此外，通过重复图17(c)～图17(e) 所示的工序，能够制造具有任意层数的多层配线构造的半导体装置。

但是，在现有技术中，存在配线的耐电迁移性劣化的问题。以下，参 照图18(a)～图19(b)对本问题进行说明。

为了简洁，将图18(a)～图19(b)所示的配线构造作为例子进行 说明。此外，对图18(a)～图19(b)所示的结构要素中，与图17(a)～ (e)所示的结构要素相同的部分标以相同的标号并省略详细说明。另外， 在图18(a)～图19(b)中，15为电子风，16为阳极端，17为阴极端。

首先，对电子风从过孔流入下层配线的结果，导致在与阴极端的过孔 相接的下层配线的表面产生间隙的现象进行说明。图18(a)表示配线构 造的初始状态。众所周知，上述电迁移是指构成配线的金属原子以电子风 15作为驱动力向电流的反方向移动的现象。在此，考虑在阳极端16产生 的现象。在阳极端16中，由电子风15移动Cu原子，但Cu原子不能通过 阻挡膜10，因此，随着时间的推移，对Cu膜4作用的压缩应力增大。

若该压缩应力达到临界值，则成为图18(b)所示的状态。具体而言， 在将阳极端的过孔8卷取的层叠膜构造中最弱的界面(多的情况下，层间 绝缘膜1与衬垫绝缘膜6的界面)产生剥离，在剥离部位产生Cu膜11的 伸出部20。由于构成下层配线5的Cu原子的总量恒定，所以产生的伸出 部20导致在阴极端17的过孔8附近的下层配线5内部产生间隙21，下层 配线5与上层配线12的连接被切断。成为发生因电迁移引起的故障的机 构。

接着，对电子风从下层配线流入过孔的结果，导致阴极端的过孔内部 产生间隙的现象进行说明。图19(a)表示配线构造的初始状态。如上所 述，电迁移是指构成配线的金属原子以电子风15作为驱动力向电流的反 方向移动的现象。在此，考虑在阳极端16产生的现象。在阳极端16中， 利用电子风15移动Cu原子，但由于Cu原子不能够通过阻挡膜10，因此， 随着时间的推移，对Cu膜11作用的压缩应力增大。