[发明专利]具有交替掺杂源/漏形态的半导体元件

说明书

技术领域

本发明涉及一种集成电路元件，特别是涉及一种具有交替掺杂形态的 源/漏区的半导体元件。

背景技术

高电压晶体管(high-voltage transistors，HVMOS晶体管)通常包含双 扩散漏(double-diffused drains，DDD)作为晶体管的特征元件(亦即源/ 漏)。此双扩散漏的功用为可防止静电释放(electrostatic discharge，ESD) 和/或减少热电子载体效应。

然而，传统的双扩散漏的缺点在于需要高剂量的不纯物(亦即，掺质)。这 可能会使双扩散金属氧化半导体(DDD MOS)引发产生栅致漏极泄漏电流 (gate induced drain leakage，GIDL)，特别是在栅极的长度缩短之时。GIDL 电流产生于上方覆盖栅电极的晶体管源区。介于栅极(可接地)和源极(可施 加高电压)之间诱导产生的高电场是引发GIDL电流的原因。当GIDL电流过 大时，会降低元件的阈值电压。所以，需要一种可用于场效晶体管元件的 改良结构。

由此可见，上述现有的晶体管在结构与使用上，显然仍存在有不便与 缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不 费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而 一般产品又没有适切结构能够解决上述问题，此显然是相关业者急欲解决 的问题。因此如何能创设一种新型的具有交替掺杂源/漏形态的半导体元 件，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

发明内容

本发明的目的在于，克服现有的晶体管存在的缺陷，而提供一种新型 的具有交替掺杂源/漏形态的半导体元件，所要解决的技术问题是使其藉由 交替掺杂形态元件特征的高电压井元件，有效减少栅致漏极泄漏电流，并 可减少在元件特征中的有效不纯物剂量，非常适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据 本发明提出的一种半导体元件，包含：一基板；一晶体管元件，形成在该 基板之上，其中该晶体管元件包含：一栅结构，一源区，及一漏区，其中 该漏区包含一交替掺杂形态区域。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的半导体元件，其中所述的交替掺杂形态区域包含：一第一区和 一第二区，具有一第一浓度；及一第三区，具有一第二浓度，其中该第三 区是插入于该第一区和第二区之间，且其中该第二浓度低于该第一浓度。

前述的半导体元件，其中所述的漏区包含一扩散漏区，其中该扩散漏 区位于该交替掺杂形态区域之下。

前述的半导体元件，其中所述的源区包含一交替掺杂形态区域。

前述的半导体元件，其更包含：一高电压井，位于基板中且于该晶体 管元件之下。

前述的半导体元件，其中所述的晶体管元件更包含：一沟道区，位于 该栅极结构之下，其中该交替掺杂形态区域与该沟道区具有一直接连接的 界面。

前述的半导体元件，其中所述的栅极结构包含一具有高介电常数的栅 介电层。

前述的半导体元件，其中所述的交替掺杂形态区域包含多个N+掺杂区 域和多个N-掺杂区域，其中该些N-掺杂区域是插入于该些N+掺杂区域之间。

前述的半导体元件，其中所述的晶体管元件为高电压场效晶体管元件。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本 发明提出的一种半导体元件，其包含：一高电压井，位于一半导体基板之 中，其中该高电压井具有一第一种形态的掺质；一第一源/漏区域，位于该 高电压井之中，其中该第一源/漏区域具有一第二种形态的掺质；一第二源 /漏区域，位于该高电压井之中，其中该第二源/漏区域与该第一源/漏区域 相隔一段距离，且其中该第二源/漏区域包含；一第一区，具有该第二种形 态的掺质；及一第二区，位于该第一区之中，其中该第二区具有该第二种 形态的掺质，且其中该第二区包含多个具有第一浓度的该第二种形态掺质 的区域和多个具有第二浓度的该第二种形态掺质的区域。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的半导体元件，其中所述的第二种形态的掺质为N型。

前述的半导体元件，其中所述的第一区包含一掺杂浓度，其是低于该 第二浓度。