[发明专利]芯片数据压缩测试多路复用电路与芯片测试电路

说明书

技术领域

本发明涉及一种芯片数据压缩测试多路复用电路，特别是关于一种用以提升测试产出速率的芯片数据压缩测试多路复用电路。

背景技术

集成电路(Integrated Circuit，IC)的体积小、功能强大，为信息设备不可或缺的电子元件之一。为了确保芯片的功能正常，芯片在出厂前皆必须经过严格的测试。一种简单测试方法就是将已知的测试信号输入至芯片中的电路，接着取得芯片电路的反馈信号，借此来判断芯片的功能是否正常。

图1A显示一种公知芯片测试电路100的写入(write)部分的示意图。该芯片测试电路100写入部分以第一介面电路11与芯片测试系统(如探针卡)连接，接收芯片测试系统所输出的测试信号TS，并将测试信号TS传送至写入单元12。通过将写入单元12与芯片其他内部电路1001连接即可将测试信号TS输入芯片其他内部电路1001中。为了增加测试效率，第一介面电路11连接多个写入单元12，如此，第一介面电路11即可同时输入测试信号TS至同一写入群组12a中的写入单元12。

图1B显示公知芯片测试电路100的读取部分的示意图。读取单元22接收芯片其他内部电路1001的回传的反馈信号FS，并传输至第二介面电路21。另一方面，同一读取压缩群组22a的读取单元22将反馈信号FS传送至压缩电路23进行压缩，以产生一压缩信号CS。接着，将该压缩信号CS传输至第二介面电路21。之后，第二介面电路21根据一反馈信号FS与压缩信号CS的状态来产生一判断信号DS，并传输至芯片测试系统。借此，芯片测试系统便可根据判断信号DS来确认芯片其他内部电路1001是否正常。

如图1B所示，每一第二介面电路21可取得四个与写入单元22连接的芯片电路测试结果，此即为目前一般使用的四端输入/输出信号压缩方法(IOcompress4 method)。然而，根据上述公知芯片测试电路的结构，若要正确的测试芯片，则须设置两个专用管脚(Pin)，使两个第一介面电路11与两个第二介面电路21通过该两管脚来连接芯片测试系统的两个探针(Probe)。如此，测试的管脚数会增加，使得芯片测试成本提高，且若要提高芯片的测试速率时，势必需要使用到较多的探针，而造成整体生产成本的提高。

发明内容

针对上述问题，本发明的目的之一在于提供一种芯片数据压缩测试多路复用电路与芯片测试电路，其可提升芯片测试的速率与降低生产成本。

为了实现上述目的，本发明一实施例提供了一种芯片数据压缩测试多路复用电路。该芯片数据压缩测试多路复用电路包含有多个写入单元、一第一介面电路、一第一开关、多个读取单元、一第一压缩电路、一第二压缩电路、一第二介面电路、一第一多路复用器、以及一第二多路复用器。

每一个该写入单元耦接芯片内部的至少一电路，该多个写入单元区分为一第一写入群组与一第二写入群组。第一介面电路耦接所述写入单元，接收一测试信号，并传送测试信号至所述写入单元，以将该测试信号输入芯片内部的电路。第一开关设置于第一写入群组以及第二写入群组间，选择性地耦接第一写入群组及第二写入群组。

每一个该读取单元耦接芯片内部的至少一电路，接收芯片的电路的反馈信号，且所述读取单元区分为一第一组读取单元与一第二组读取单元。第一压缩电路耦接第一组读取单元的所述读取单元，压缩处理读取单元输出的反馈信号，以产生一第一压缩信号。第二压缩电路耦接第二组读取单元的所述读取单元，压缩处理读取单元输出的反馈信号，以产生一第二压缩信号。第二介面电路根据第一组读取单元输出的反馈信号与第一压缩信号来产生一第一判断信号，或根据第二组读取单元输出的反馈信号与第二压缩信号来产生一第二判断信号。第一多路复用器设置于第二介面电路、第一组读取单元与第二组读取单元间，选择性地将第二介面电路与第一组读取单元或第二组读取单元耦接。第二多路复用器设置于第二介面电路、第一压缩电路与第二压缩电路间，选择性地将第二介面电路与第一压缩电路或第二压缩电路耦接。

本发明另一实施例提供了一种芯片测试电路，包含有一第一写入群组、一第二写入群组、一第一介面电路、以及一第一开关。该第一写入群组包含有多个写入单元。第二写入群组亦包含有多个写入单元。第一介面电路固定电耦接第一写入群组的多个写入单元。而第一开关设置于第一写入群组及第二写入群组间，且第一开关选择性地电耦接第二写入群组的多个写入单元至第一介面电路。借此于第一介面电路接收一测试信号时，第一介面电路可同时传送测试信号至第一写入群组的该多个写入单元与第二写入群组的多个写入单元。