[发明专利]芯片数据压缩测试多路复用电路与芯片测试电路

权利要求书

1.一种芯片数据压缩测试多路复用电路，其特征在于，包含：

多个写入单元，耦接该芯片内部的至少一电路，该多个写入单元区分为一第一写入群组与一第二写入群组；

一第一介面电路，耦接该多个写入单元，接收一测试信号，传送该测试信号至该多个写入单元，以将该测试信号输入该芯片内部的电路；

一第一开关，设置于该第一写入群组以及该第二写入群组间，选择性地耦接该第一写入群组及该第二写入群组；

多个读取单元，耦接该芯片内部的至少一电路，接收该芯片的电路的反馈信号，且该多个读取单元区分为一第一组读取单元与一第二组读取单元；

一第一压缩电路，耦接该第一组读取单元的所述读取单元，压缩处理所述读取单元输出的所述反馈信号，以产生一第一压缩信号；

一第二压缩电路，耦接该第二组读取单元的所述读取单元，压缩处理所述读取单元输出的所述反馈信号，以产生一第二压缩信号；

一第二介面电路，根据该第一组读取单元输出的所述反馈信号与该第一压缩信号来产生一第一判断信号，或根据该第二组读取单元输出的所述反馈信号与该第二压缩信号来产生一第二判断信号；

一第一多路复用器，设置于该第二介面电路、该第一组读取单元与该第二组读取单元间，选择性地将该第二介面电路与该第一组读取单元或该第二组读取单元耦接；以及

一第二多路复用器，设置于该第二介面电路、该第一压缩电路与该第二压缩电路间，选择性地将该第二介面电路与该第一压缩电路或该第二压缩电路耦接。

2.根据权利要求1所述的芯片数据压缩测试多路复用电路，其特征在于，该第一写入群组与该第二写入群组包含有相等数量的该写入单元。

3.根据权利要求1所述的芯片数据压缩测试多路复用电路，其特征在于，该第一写入群组与该第二写入群组均包含有四个该写入单元。

4.根据权利要求1所述的芯片数据压缩测试多路复用电路，其特征在于，该第一组读取单元与该第二组读取单元包含有相等数量的该读取单元。 

5.根据权利要求1所述的芯片数据压缩测试多路复用电路，其特征在于，该第一组读取单元与该第二组读取单元均包含有四个该读取单元。

6.根据权利要求1所述的芯片数据压缩测试多路复用电路，其特征在于，该第一写入群组的该写入单元的数量等于该第一组读取单元的该读取单元的数量。

7.根据权利要求1所述的芯片数据压缩测试多路复用电路，其特征在于，该第二写入群组的该写入单元的数量等于该第二组读取单元的该读取单元的数量。

8.根据权利要求1所述的芯片数据压缩测试多路复用电路，其特征在于，该芯片为一存储器元件、一包含存储器元件的半导体装置或一逻辑元件。

9.根据权利要求1所述的芯片数据压缩测试多路复用电路，其特征在于，该芯片为一晶圆形式、裸晶形式或封装芯片形式。

10.根据权利要求1所述的芯片数据压缩测试多路复用电路，其特征在于，相容于一修复演算法。

11.一种芯片测试电路，其特征在于，包含：

一第一写入群组，该第一写入群组包含多个写入单元；

一第二写入群组，该第二写入群组包含多个写入单元；

一第一介面电路，固定电耦接该第一写入群组的该多个写入单元；以及

一第一开关，设置于该第一写入群组以及该第二写入群组间，该第一开关选择性地电耦接该第二写入群组的该多个写入单元至该第一介面电路；

借此于该第一介面电路接收一测试信号时，该第一介面电路可同时传送该测试信号至该第一写入群组的该多个写入单元与该第二写入群组的该多个写入单元。

12.根据权利要求11所述的芯片测试电路，其特征在于，该第一开关依据一控制信号选择性地电耦接该第二写入群组的该多个写入单元至该第一介面电路。

13.根据权利要求11所述的芯片测试电路，其特征在于，该控制信号为一冗位地址信号。