[发明专利]低栅极电荷的沟槽式功率半导体的制造方法及其结构

说明书

技术领域

本发明涉及一种低栅极电荷的沟槽式功率半导体的制造方法及其结构，尤其涉及一种可提高功率半导体的切换速度的沟槽式功率半导体的制造方法及其结构。

背景技术

沟槽式金属氧化物半导体(MOS)元件会包含一设在沟槽中的栅极，该沟槽由一半导体基材(例如硅)的表面向下延伸成形，而可利用蚀刻等方式制作上述的沟槽。在这些沟槽式金属氧化物半导体元件中流通的电流主要是呈垂直方向的，因此，各个元件可以更密集地被整合封装。常见的金属氧化物半导体元件包括金属氧化物半导体场效应晶体管(MOSFETs)、绝缘栅双极晶体管(IGBTs)及晶体闸流管(Thyristor)等。

随着电路应用的高频化，开关元件的切换性能的改善是重要事项之一。进一步来说，就高频操作的观点，如何提高切换速度，同时减少切换损失，即为开关元件设计的目标。而从半导体物理来看，降低金属氧化物半导体场效应晶体管的栅极至漏极的电容(Cgd)有助于改善切换速度，降低切换损失。该内部电容包括栅极至漏极的电容(Cgd)，其也称为反馈电容(Crss)。

传统金属氧化物半导体场效应晶体管的沟槽中填满多晶硅材料作为栅极。此多晶硅材料覆盖沟槽的侧壁与底部。依据电容的计算公式，电容值正比于面积。因此，在传统的金属氧化物半导体场效应晶体管结构下，栅极至漏极的电容(Cgd)受限于沟槽的底面积，而容易导致在高频运作下的高切换损失。

于是，本发明人有感上述缺点的可改善，提出一种设计合理且有效改善上述缺点的本发明。

发明内容

本发明的主要目的，在于提供一种低栅极电荷的沟槽式功率半导体的制造方法，该方法可以有效减少栅极的多晶硅结构与沟槽底部的重叠面积，以降低栅极至漏极的电容值(Cgd)，进而降低栅极电荷(Qgd)；同时，本发明在栅极多晶硅结构上制作低电阻率的金属硅化物，以解决栅极多晶硅结构截面积缩小所引发的电阻提高的问题。综合上述效果，本发明即可制作低切换损失的功率半导体。

为了达成上述的目的，本发明提供一种低栅极电荷的沟槽式功率半导体的制造方法，其特征在于，步骤如下：提供一第一导电型半导体基材；形成一第一导电型外延层于该第一导电型半导体基材上；形成一第二导电型本体区域于该第一导电型外延层内，该第二导电型本体区域由该第一导电型外延层的上表面向下延伸；形成多个沟槽于该第一导电型外延层内，每一沟槽由该第二导电型本体区域的上表面向下贯穿该第二导电型本体区域；形成一第一绝缘层于该第二导电型本体区域上及每一沟槽的内侧面；形成一多晶硅侧墙(ploy-silicon spacer)于每一沟槽的侧壁；填入一介电结构于每一沟槽的下部分；以及填入一多晶硅结构于所述每一沟槽内，且位于介电结构的上方。

本发明还提供一种低栅极电荷的沟槽式功率半导体的制造方法，其特征在于，包括：提供一第一导电型半导体基材；形成一第一导电型外延层于该第一导电型半导体基材上；形成一第二导电型本体区域于该第一导电型外延层内，且该第二导电型本体区域由该第一导电型外延层的上表面向下延伸；形成多个沟槽于该第一导电型外延层内，每一沟槽由该第二导电型本体区域的上表面向下贯穿该第二导电型本体区域；形成一第一绝缘层于每一沟槽的内侧面；形成一多晶硅侧墙(ploy-silicon spacer)于每一沟槽的侧壁；以及形成一金属硅化物层于该多晶硅侧墙上。

本发明还提供一种低栅极电荷的沟槽式功率半导体结构，其特征在于，包括：一第一导电型半导体基材；一第一导电型外延层，其位于该第一导电型半导体基材上；一第二导电型本体区域，其由该第一导电型外延层的上表面向下延伸；多个沟槽，每一沟槽由该第二导电型本体区域的上表面向下贯穿该第二导电型本体区域；一第一绝缘层，其设置于该第二导电型本体区域上及每一沟槽的内侧面；以及一多晶硅侧墙(ploy-silicon spacer)，其成形于每一沟槽的侧壁。

本发明具有以下有益的效果：本发明提出的制造方法形成多晶硅侧墙，以减少多晶硅与沟槽底面的重叠面积，同时利用额外的多晶硅结构或是金属硅化物降低栅极电阻，以抵消栅极多晶硅结构截面积缩小对于电阻的拉升作用。借此即可缩短切换时间，并降低切换损失，以进一步提高半导体的工作效率。因此，本发明的方法可以提升半导体的切换速度，使其更适用于高频条件的运作。

为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而所附附图仅提供参考与说明用，并非用来对本发明加以限制。

附图说明

图1A至图1M为本发明第一实施例的流程图。

图2A至图2I为本发明第二实施例的流程图。