[发明专利]半导体器件

说明书

技术领域

本发明涉及一种半导体器件，特别是对于具有电容元件的半导体 器件有效的技术。

背景技术

在半导体衬底上形成MISFET或电容等，通过在各元件间布 线连接而制造各种半导体器件。形成于半导体衬底上的电容有MOS 型电容元件、PIP(Polysilicon Insulator Polysilicon)型电容元件或 MIM(Metal Insulator Metal)型电容元件等。

日本公开特许公报特开2005-197396号公报(专利文 献1)中，记载了通过梳状(comb-shaped)布线形成电容的技术。

日本公开特许公报特开2006-253498号公报(专利文 献2)中记载了将与信号布线图案相邻配置的虚拟图案连接到电源或 接地等固定电位的技术。

日本公开特许公报特开2001-274255号公报(专利文 献3)中记载了将虚拟布线的一部分连接到电源或接地的固定电位节 点的技术。

日本公开特许公报特开2007-81044号公报(专利文献 4)中记载了在与电容元件的电极为同一布线层中设置平面地包围电 容元件的屏蔽用的导电体技术。

《专利文献1》

日本公开特许公报特开2005-197396号公报

《专利文献2》

日本公开特许公报特开2006-253498号公报

《专利文献3》

日本公开特许公报特开2001-274255号公报

《专利文献4》

日本公开特许公报特开2007-81044号公报

发明内容

本发明的发明者经过研究得出了以下的结果。

将用于连接元件的布线金属组合成各种形状就可得到MIM型 电容元件。由于该MIM型电容元件是将布线作为电极，并将层间绝 缘膜用作介电膜(电容绝缘膜)，所以可在多层布线的构造中形成水 平方向和垂直方向两个方向的电容，可实现电容元件的大容量化。另 外，随着近年来微细加工技术的发展，水平方向和垂直方向的布线间 距离都在缩短，可以得到更大容量的电容值。

为了提高CMP工序中的平坦性，在MIM型电容元件的下方最 好配置有源区域或栅电极的虚拟图案。如果在MIM型电容元件的下 方设置有有源区域的虚拟图案，就可防止在CMP工序中产生的小凹 坑(dishing)从而提高平坦性，所述CMP工序是将绝缘体埋入设置在 半导体衬底上的沟槽以形成元件隔离区域。另外，如果在MIM型电 容元件的下方设置栅电极的虚拟图案，就可在CMP工序中防止产生 小凹坑从而提高平坦性，所述CMP工序是对为了覆盖栅电极和所述 虚拟图案而形成的层间绝缘膜的上表面进行平坦化的工序。

但是，在MIM型电容元件的下方设置有有源区域或栅电极的虚 拟图案时，由于该虚拟图案是独立的不与任何位置连接的图形(即所 谓的浮动图形(floating pattern))而导致电位不稳定，所以成了向MI M型电容元件输入噪音的噪声源，或者有可能造成MIM型电容元件 的电极用布线图案之间的寄生电容值变化从而导致使用了电容元件 的电路的电特性不稳定。这将致使半导体器件性能的下降。

另外，在MIM型电容元件的下方设置了有源区域或栅电极的虚 拟图案时，如果该虚拟图案与MIM型电容元件的电极用布线图案是 上下对向设置时，两者将相互干扰而使寄生电容值增大，从而可能造 成使用了电容元件的电路的电特性下降。这将导致半导体器件性能的 下降。

但是，如果因此而不在MIM型电容元件的下方设置有源区域或 栅电极的虚拟图案，将造成形成于半导体衬底上的各层的平坦性低下 而可能导致半导体生产性低下。

本发明的目的是提供一种可提高使用了电容元件的半导体器件 的性能的技术。

本发明的所述内容及所述内容以外的目的和新特征在本说明书 的描述及附图说明中写明。

下面简要说明关于本专利申请书中所公开的发明中具有代表性 的实施方式的概要。

根据具有代表性的实施方式所制造的半导体器件是在利用了同 层金属图案间的电容的电容元件的下方，设置虚拟的栅极图案和虚拟 的有源区域图案，并将所述虚拟的栅极图案和虚拟的有源区域图案连 接到固定电位。